产品特性
在保持模式下稳定性支持GR-1244Stratum3支持平稳的参考切换，几乎不会干扰输出相位支持TelcordiaGR-253抖动产生、转换和容差，适用于SONET/
SDH至OC-192系统支持ITU-TG.8262同步以太网从时钟支持ITU-TG.823、G.824、G.825和G.8261自动/手动保持和参考切换2种参考输入方式(单端或差分)输入参考频率：2kHz至1,250MHz参考验证和频率监控(1ppm)可编程设置输入参考的切换优先级20位可编程输入参考分频器2对时钟输出引脚，每对引脚均可配置为1单路差分LVDS/HSTL
输出或2路单端CMOS输出输出频率：360kHz至1,250MHz数字PLL集成可编程17位整数和24位小数反馈分频器可编程数字环路滤波器涵盖0.1Hz至5kHz的环路带宽(对于
<0.1dB的峰值，最大值为2kHz)低噪声系统时钟倍频器支持帧同步自适应时钟可选择晶体谐振器来提供系统时钟输入片内EEPROM可存储多种上电Prole
双路输入多服务线路卡自适应时钟转换器
AD9557
引脚编程功能支持轻松配置频率转换软件控制关断功能40引脚、6mm×6mmLFCSP封装
应用
网络同步，包括同步以太网和SDH至OTN映射/解映射清除基准时钟抖动最高达到OC-192的SONET/SDH时钟，包括FECStratum3保持、抖动清除及相位瞬态控制无线基站控制器有线基础设施数据通信
概述
AD9557是一款低环路带宽时钟倍频器，可针对包括同步光纤网络(SONET/SDH)的许多系统提供抖动清除和同步功能。
AD9557产生的输出时钟可以与多达四路外部输入参考时钟同步。
DPLL可以降低与外部参考时钟相关的输入时间抖动或相位噪声。
借助数字控制环路和保持电路，即使所有参考输入都失效，AD9557也能持续产生低抖动输出时钟。
AD9557的工作温度范围为−40°C至+85°C工业温度范围。
如果需要更多输入/输出，请参考该器件的4路输入/6路输出版本AD9558。
REFERENCEINPUTAND MONITORMUX CLOCKMULTIPLIER STABLESOURCE DIGITALPLL 功能框图 AD9557 ANALOGPLL ÷3TO÷11HFDIVIDER0 ÷3TO÷11HFDIVIDER1 CHANNEL0DIVIDER CHANNEL1DIVIDER SERIALINTERFACE(SPIORI2C) EEPROM STATUSANDCONTROLPINS 图
1. 09197-001 Rev.A InformationfurnishedbyAnalogDevicesisbelievedtobeurateandreliable.However,noresponsibilityisassumedbyAnalogDevicesforitsuse,norforanyinfringementsofpatentsorotherrightsofthirdpartiesthatmayresultfromitsuse.Specicationssubjecttochangewithoutnotice.NolicenseisgrantedbyimplicationorotherwiseunderanypatentorpatentrightsofAnalogDevices.Trademarksandregisteredtrademarksarethepropertyoftheirrespectiveowners. OneTechnologyWay,
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AD9557 目录 产品特性..........................................................................................1
..........................................................................33系统时钟倍频器......................................................................33输出PLL(APLL)...........................................................................35时钟分配........................................................................................36时钟分频器..............................................................................36输出关断...................................................................................36输出使能...................................................................................36输出模式...................................................................................36时钟分配同步..........................................................................36状态和控制....................................................................................37
多功能引脚(M3至M0)...........................................................37IRQ引脚....................................................................................37看门狗定时器..........................................................................38EEPROM...................................................................................38串行控制端口...............................................................................44SPI/I2C端口选择......................................................................44SPI串行端口操作....................................................................44I2C串行端口操作....................................................................48I/O寄存器编程.............................................................................51缓冲/有效寄存器....................................................................51自清零寄存器..........................................................................51寄存器访问限制......................................................................51热性能............................................................................................52
电源分组........................................................................................533.3V开关电源的推荐配置...................................................531.8V电源配置.........................................................................53引脚编程功能描述......................................................................54片内ROM特性概述................................................................54硬引脚编程模式......................................................................55软引脚编程模式概述.............................................................55寄存器映射....................................................................................56
寄存器映射位功能描述..............................................................65串行端口配置(寄存器0x0000至寄存器0x0005)...............65芯片版本(寄存器0x000A).....................................................65时钟器件系列ID(寄存器0x000C至寄存器0x000D)........65系统时钟(寄存器0x0100至寄存器0x0108)........................66 Rev.A|Page2of92 通用配置(寄存器0x0200至寄存器0x0214).............................67IRQ屏蔽(寄存器0x020A至寄存器0x020F).............................68DPLL配置(寄存器0x0300至寄存器0x032E)...........................69输出PLL配置(寄存器0x0400至寄存器0x0408)......................72输出时钟分配(寄存器0x0500至寄存器0x0515)....................74参考输入(寄存器0x0600至寄存器0x0602).............................76DPLLProle寄存器(寄存器0x0700至寄存器0x0766)..........77 修订历史 2012年3月—修订版0至修订版A更改表6的输出频率范围参数.....................................................6更改表9的测试条件/注释栏........................................................8更改图2中引脚21的名称............................................................17更改表20........................................................................................18更改“芯片电源监控器和启动”、“使用寄存器设置文件对器件寄存器进行编程”和“使用非默认值以实现最佳性能的寄存器”部分.....................................................................25更改“初始化和校准输出PLL(APLL)”部分............................26更改“参考Prole编程”部分；“锁定数字PLL”部分的名称更改为“产生参考采集”；更改“产生参考采集”部分.................................................................................................27
更改图35；“概述”部分中的225MHz改为200MHz，3.45GHz改为3.35GHz.................................................................28“DPLL概述”部分中的180MHz改为175MHz........................30“DPLL输出频率”全部改为“DCO频率”；更改“可编程数字环路滤波器”部分.................................................31更改“系统时钟输入”部分..........................................................33图39中的VCO2频率下限改为3.35GHz；更改“输出PLL(APLL)”部分.................................................................35“时钟分频器”部分中的1024变为1023；更改“分频器同步”部分.......................................................................36更改“多功能引脚(M0至M3)”部分...........................................37增加“设置EEPROM以配置一个M引脚来控制时钟分配的同步”部分.........................................................................42更改“电源分组”部分...................................................................53“DPLL相位裕量”部分中的89.5°改为88.5°..............................54更改表35的寄存器0x000A.........................................................56 AD9557 操作控制(寄存器0x0A00至寄存器0x0A0D)
.....................79快速输入/输出频率软引脚配置(寄存器0x0C00至0x0C08).....................................................82状态回读(寄存器0x0D00至寄存器0x0D14)......................83EEPROM控制(寄存器0x0E00至寄存器0x0E3C)..............86EEPROM存储序列(寄存器0x0E10至寄存器0x0E3C).....86外形尺寸........................................................................................92订购指南...................................................................................92 更改表35的寄存器0x0304
..........................................................57更改寄存器0x0400和寄存器0x0403的默认值；更改表35的寄存器0x0405..........................................................58更改表35的寄存器0x070E的Bit0.............................................59更改表35的寄存器0x0D01的Bit6............................................63表35增加地址0x0E3D至地址0xE45.........................................64更改表38寄存器0x0005的描述；增加表40，重新排序；更改表41寄存器0x000C和寄存器0x000D的描述.................65更改表46和表47的寄存器0x0200至寄存器0x0209的小结...................................................................67更改表54的寄存器0x0304；更改表55的Bits[7:6]................69更改表63的标题；更改表64的寄存器0x0400和寄存器0x0403的描述...................................................................72更改表64的寄存器0x0405..........................................................73更改表67寄存器0x0500的描述栏；更改表68寄存器0x0501Bits[6:4]和Bit0的描述栏...............................................74更改表70寄存器0x0505Bits[6:4]的描述栏.............................75更改表72的寄存器0x0600Bits[7:2].........................................76更改寄存器0x0707；更改表76的寄存器0x070ABits[3:0]........................................77更改表87的寄存器0x0A01.........................................................79更改表96........................................................................................81更改表99的寄存器0x0D01的Bit6和Bit1................................83增加表123......................................................................................89更改表124......................................................................................90更改表125
除非另有说明，典型值的测量条件为：AVDD3=DVDD_I/O=3.3V；AVDD=DVDD=1.8V；TA=25°
C。
电源电压 表
1.参数电源电压 DVDD3DVDDAVDD3AVDD 最小值典型值最大值单位测试条件/注释 3.1353.303.465V 1.71 1.801.89V 3.1353.303.465V 1.71 1.801.89V 电源电流 电源电流最大值的测试条件与表3“所有模块都运行”参数的测试条件相同。
电源电流典型值的测试条件与表3“典型配置”参数的测试条件相同。
表
2.参数典型配置的电源电流 IDVDD3IDVDDIAVDD3IAVDD 所有模块都运行配置的电源电流IDVDD3IDVDDIAVDD3IAVDD 最小值 121335112 121047113 典型值最大值单位 18 26 mA 20 28 mA 49 63 mA 162215mA 18 33 mA 19 30 mA 68 89 mA 163215mA 测试条件/注释典型值是在表3所列典型配置下测量引脚30、引脚31、引脚40引脚
6、引脚34、引脚35引脚14、引脚19引脚
7、引脚10、引脚11、引脚17、引脚18、引脚22、引脚23、引脚24 最大值是在表3所列“所有模块都运行”配置下测量引脚30、引脚31、引脚40引脚
6、引脚34、引脚35引脚14、引脚19引脚
7、引脚10、引脚11、引脚17、引脚18、引脚22、引脚23、引脚24 Rev.A|Page4of92 功耗 表
3.参数功耗 典型配置 最小值典型值最大值单位0.360.550.76W 所有模块都运行 0.390.610.85W 完全关断 44 125mW 增量功耗 输入参考开/关差分(无2分频)差分(有2分频)单端(无2分频) 输出分配驱动器开/关LVDS(750MHz时)HSTL(750MHz时)1.8VCMOS(250MHz时)3.3VCMOS(250MHz时) 其它模块开/关第二RF分频器旁路通道分频器 20 25 32 mW 26 32 40 mW
5 7
9 mW 12 17 22 mW 14 21 28 mW 14 21 28 mW 18 27 36 mW 36 51 64 mW 10 17 23 mW 逻辑输入(RESET、SYNC、PINCONTROL、M3至M0) 表
4. 参数 逻辑输入(RESET、SYNC、PINCONTROL) 输入高电压(VIH)
输入低电压(VIL)输入电流(IINH、IINL)输入电容(CIN)逻辑输入(M3至M0) 输入高电压(VIH)输入½电平电压(VIM)输入低电压(VIL)输入电流(IINH、IINL)输入电容(CIN) 最小值典型值最大值单位 2.1
V 0.8
V ±50±100µ
A 3 pF 2.5
V 1.0 2.2
V 0.6
V ±60±100µ
A 3 pF AD9557 测试条件/注释 系统时钟：49.152MHz晶振；DPLL有效；两路19.44MHz输入参考均为差分模式一个HSTL驱动器，频率644.53125MHz；一个3.3VCMOS驱动器，频率161.1328125MHz；CMOS输出端有80pF容性负载系统时钟：49.152MHz晶振；DPLL有效；两路输入参考均为差分模式一个HSTL驱动器，频率750MHz；；两个3.3VCMOS驱动器，频率250MHz；CMOS输出端有80pF容性负载无外部上拉或下拉电阻的典型配置；AVDD3占用大约2/3的功耗条件=典型配置；表中的值显示了所示工作条件引起的功耗变化 额外功耗仅在DVDD3域中额外功耗仅在DVDD3域中额外功耗仅在DVDD3域中 额外功耗仅在AVDD域中额外功耗仅在AVDD域中单路1.8VCMOS输出，带80pF负载单路3.3VCMOS输出，带80pF负载 额外功耗仅在AVDD域中额外功耗仅在AVDD域中 测试条件/注释 Rev.A|Page5of92 AD9557 逻辑输出(M3至M0、IRQ) 表
5.参数逻辑输出(M3至M0、IRQ) 输出高电压(VOH)输出低电压(VOL)IRQ漏电流 低电平输出有效模式高电平输出有效模式 系统时钟输入(XOA、XOB) 表
6.参数系统时钟倍频器 输出频率范围 鉴频鉴相器(PFD)速率倍频范围系统时钟参考输入路径输入频率范围最小输入压摆率共模电压差分输入电压灵敏度 系统时钟输入倍频器占空比 系统时钟输入=50MHz系统时钟输入=20MHz系统时钟输入=16MHz至20MHz输入电容输入电阻晶体谐振器路径晶振频率范围最大晶体动态电阻 最小值 典型值最大值 DVDD3−0.40.4 −200100 最小值 750 2 10201.05250 典型值最大值 805150255 4001.161.25 45 50 55 46 50 54 47 50 53
3 4.2 10 50 100 单位 VV 测试条件/注释 IOH=1mAIOL=1mA开漏模式VOH=3.3VVOL=0V 单位测试条件/注释 MHz对于非标准系统时钟输入频率，VCO范围可能会有所限制 MHz假定系统时钟和PFD速率有效 MHzVmVp-p %%%pFkΩ 保证抖动性能的最低限值内部产生确保逻辑状态切换所需的最小引脚电压；任一引脚的瞬时电压不得超过供电轨；可以将负输入交流接地，从而支持单端输入；为获得最佳抖动性能，推荐值为1Vp-p。
这是使用倍频器时，系统时钟输入可以承受的占空比变化量 单端，各引脚 MHz基频模式，AT切割晶体Ω Rev.A|Page6of92 参考输入 表
7.参数差分操作 频率范围正弦输入LVPECL输入LVDS输入 最小输入压摆率共模输入电压 交流耦合直流耦合差分输入电压灵敏度 fIN<800MHzfIN<800-1050MHzfIN<800-1250MHz差分输入电压迟滞输入电阻输入电容高电平最小脉冲宽度LVPECLLVDS低电平最小脉冲宽度LVPECLLVDS单端操作频率范围(CMOS)最小输入压摆率输入高电平(VIH)1.2V至1.5V阈值设置1.8V至2.5V阈值设置3.0V至3.3V阈值设置输入低电平(VIL)1.2V至1.5V阈值设置1.8V至2.5V阈值设置3.0V至3.3V阈值设置输入电阻输入电容高电平最小脉冲宽度低电平最小脉冲宽度 AD9557 最小值典型值最大值单位测试条件/注释 100.0020.00240 1.9
2 1.0 240320400 58213 390640 390640 0.00240 1.01.42.0 4731.51.5 75012507502.12.4 100 300 0.350.51.0 MHz MHzfIN>705MHz时，必须启用参考输入2分频模块MHzfIN>705MHz时，必须启用参考输入2分频模块 保证抖动性能的最低限值
V 内部产生
V mV 确保逻辑电平切换所需的最小引脚差分电压；任一引 脚的瞬时电压不得超过供电轨 mVmVmVmVkΩpF psps psps MHz保证抖动性能的最低限值 VVV VVVkΩpFnsns Rev.A|Page7of92 AD9557 参考监控器 表
8.参数参考监控器 参考监控器参考丢失检测时间 最小值 频率超范围限值 <
2 验证定时器 0.001 1fREF为所用参考的频率；R为R分频器决定的分频系数。
参考切换规格 表
9.参数 参考切换规格最大输出相位扰动(相位补偿切换) 最小值 50HzDPLL环路带宽峰值稳态 2kHzDPLL环路带宽峰值稳态 切换到新参考所需的时间相位补偿切换 典型值最大值1.110565.535 典型值最大值
0 ±100
0 ±100
0 ±250
0 ±100 1.1 单位 DPLLPFD周期∆f/fREF(ppm)秒 单位 pspspspsDPLLPFD周期 测试条件/注释 标称鉴相器周期=R/fREF1可编程(下限取决于系统时钟SYSCLK的质量)；SYSCLK精度必须优于下限以1ms增量可编程 测试条件/注释假设参考无抖动；满足TelcordiaGR-1244CORE要求；对于所有有效参考，选择高相位裕量基本环路滤波器位(寄存器0x070E的Bit0)设为1对自动和手动参考切换有效 对自动和手动参考切换有效 使用标称鉴相器周期计算(NPDP=R/fREF)；所需的总时间等于该时间加上参考验证时间和锁定新参考所需的时间 Rev.A|Page8of92 分配时钟输出 表10.参数 HSTL模式输出频率上升/下降时间(20%至80%)1占空比最高fOUT=700MHz最高fOUT=750MHz最高fOUT=1250MHz差分输出电压摆幅共模输出电压 LVDS模式输出频率上升/下降时间(20%至80%)1占空比最高fOUT=750MHz最高fOUT=800MHz最高fOUT=1250MHz差分输出电压摆幅平衡，VOD未平衡，ΔVOD 失调电压共模，VOS共模差，ΔVOS 短路输出电流 CMOS模式输出频率1.8V电源3.3V电源(OUT0)强驱动强度设置弱驱动强度设置上升/下降时间(20%至80%)11.8V电源3.3V电源强驱动强度设置弱驱动强度设置占空比1.8V模式3.3V强模式3.3V弱模式输出高电平(VOH)AVDD3=3.3V,IOH=10mAAVDD3=3.3V,IOH=1mAAVDD3=1.8V,IOH=1mA输出低电平(VOL)AVDD3=3.3V,IOL=10mAAVDD3=3.3V,IOL=1mAAVDD3=3.3V,IOL=1mA AD9557 最小值0.36 45427007000.36 4443 247 1.125 典型值最大值 1250 140 250 48 52 48 53 43 950 1200 870 960 1250 185 280 48 53 47 53 43 454
50 1.261.375 50 13 24 单位测试条件/注释 MHzps输出引脚上接100Ω端接电阻 %%%mV引脚上的电压幅度；输出驱动器为静态mV输出驱动器为静态 MHzps输出对上接100Ω端接电阻 %%% mV输出引脚之间的电压摆幅；输出驱动器为静态mV正常引脚与反相引脚的电压摆幅之间的绝对差； 输出驱动器为静态
V 输出驱动器为静态 mV引脚之间的电压差；输出驱动器为静态 mA输出驱动器为静态 0.36 150 0.36 250 0.36 25 1.5
3 0.4 0.6
8 504751 AVDD3−0.3AVDD3−0.1AVDD−0.2 0.30.10.1 MHz10pF负载 MHz10pF负载MHz10pF负载 ns10pF负载 ns10pF负载ns10pF负载 % 10pF负载 % 10pF负载 % 10pF负载 输出驱动器为静态；强驱动强度
V V
V 输出驱动器为静态；强驱动强度
V V
V Rev.A|Page9of92 AD9557 参数输出时序偏斜 OUT0与OUT1之间 最小值 改变一个驱动器的逻辑类型时，该驱动器上的额外延迟 HSTL至LVDS −
5 HSTL至1.8VCMOS −
5 OUT1HSTL至OUT03.3VCMOS，强模式 1所列值是相对于较慢的边沿(上升或下降)而言。
数字功能的持续时间 表11.参数数字功能的持续时间 EEPROM至寄存器下载时间 寄存器至EEPROM上传时间 最短关断退出时间 最小值 典型值最大值 10 70 单位测试条件/注释10pF负载 ps两个驱动器均为HSTL模式；仅上升沿；任意分频值 +
1 +
5 0 +
5 3.533.59 ps正值表示LVDS边沿相对于HSTL延迟ps正值表示CMOS边沿相对于HSTL延迟nsCMOS边沿相对于HSTL延迟 典型值最大值 13 20 138 145
1 单位测试条件/注释 ms使用默认EEPROM存储序列(参见寄存器0x0E10至寄存器0x0E3F) ms使用默认EEPROM存储序列(参见寄存器0x0E10至寄存器0x0E3F) ms从关断退出到系统时钟锁定检测的时间 Rev.A|Page10of92 数字PLL 表12.参数数字PLL 鉴频鉴相器(PFD)输入频率范围环路带宽相位裕量闭环峰化 参考输入(R)分频系数整数反馈(N1)分频系数小数反馈分频比 数字PLL锁定检测 表13.参数锁相检测器 阈值编程范围阈值分辨率锁频检测器阈值编程范围阈值分辨率 保持规格 表14.参数保持规格 初始频率精度 AD9557 最小值典型值最大值单位
2 100 kHz 0.1 2000Hz 30 89 度 <0.1 dB
1 220 180 217
0 0.999 测试条件/注释 可编程设计参数可编程设计参数可编程设计参数；可以对器件进行编程以实现小于0.1dB的峰化，达到TelcordiaGR-253抖动传递要求1,
2,…,1,048,576180,181,…,131,072最大值：16,777,215/16,777,216 最小值典型值最大值单位 0.0011 65.5 ns ps 0.0011 16,700nsps 测试条件/注释参考与反馈周期差 最小值典型值最大值单位 <0.01 ppm 测试条件/注释 不包括SYSCLK源的频率漂移；不包括进入保持模式前输入参考的频率漂移；符合GR-1244Stratum3标准 Rev.A|Page11of92 AD9557 串行端口规格—SPI模式 表15.参数CS 输入逻辑1电压输入逻辑0电压输入逻辑1电流输入逻辑0电流输入电容SCLK输入逻辑1电压输入逻辑0电压输入逻辑1电流输入逻辑0电流输入电容SDIO用作输入 输入逻辑1电压输入逻辑0电压输入逻辑1电流输入逻辑0电流输入电容用作输出输出逻辑1电压输出逻辑0电压SDO输出逻辑1电压输出逻辑0电压定时SCLK时钟速率，1/tCLK高电平脉冲宽度，tHIGH低电平脉冲宽度，tLOWSDIO至SCLK建立时间，tDSSCLK至SDIO保持时间，tDHSCLK至有效SDIO和SDO时间，tDVCS至SCLK建立时间，tSCS至SCLK保持时间，tCCS高电平最小脉冲宽度 最小值2.2 2.2 2.2 DVDD3−0.6DVDD3−0.6 1013361006 典型值 44882 0.820012 112 最大值1.2 1.2 1.2 0.40.44010 单位测试条件/注释 VVµAµApF 内置30kΩ下拉电阻。
VVµAµApF VVµAµApF
V 1mA负载电流
V 1mA负载电流
V 1mA负载电流
V 1mA负载电流 MHznsnsnsnsnsnsnsns Rev.A|Page12of92 AD9557 串行端口规格—I2C模式 表16.参数SDA、SCL(用作输入) 输入逻辑1电压 输入逻辑0电压 最小值 0.7×DVDD3 典型值 输入电流 施密特触发器输入的迟滞 输入滤波器必须抑制的尖峰的脉冲宽度，tSPSDA(用作输出) 输出逻辑0电压从VIHmin至VILmax的输出下降时间定时 SCL时钟速率停止条件和起始条件之间的总线空闲时间， tBUF重复起始条件建立时间，tSU；STA重复起始条件保持时间，tHD；STA停止条件建立时间，tSU；STOSCL时钟的低电平周期，tLOWSCL时钟的高电平周期，tHIGHSCL/SDA上升时间，tRSCL/SDA下降时间，tF数据建立时间，tSU；DAT数据保持时间，tHD；DAT各条总线的容性负载，Cb1 −100.015×DVDD3 20+0.1Cb1 1.3 0.60.60.61.30.620+0.1Cb120+0.1Cb1100100 1Cb是一条总线的电容(单位：pF)。
抖动产生 抖动产生(随机抖动)使用49.152MHz晶振作为系统时钟输入。
表17.参数抖动产生 最小值 典型值 最大值 0.3×DVDD3+10500.4250400 300300400 最大值 fREF=19.44MHz;fOUT=622.08MHz;fLOOP=50HzHSTL驱动器 带宽：5kHz至20MHz 304 带宽：12kHz至20MHz 296 带宽：12kHz至20MHz 300 带宽：50kHz至80MHz 266 带宽：16MHz至320MHz 185 单位VVµ
A 测试条件/注释VIN=10%至90%DVDD3 ns
V IO=3mA ns 10pF≤Cb≤400pF1 kHzµs µs µs 此周期结束后，产生第一个时钟脉冲 µs µs µs ns ns ns ns pF 单位测试条件/注释系统时钟倍频器使能；高相位裕量模式使能；寄存器0x0405=0x20；寄存器0x0403=0x07；寄存器0x0400=0x81；如果列出多种驱动器类型，所有驱动器类型均在相同条件下测试，列出的值是抖动较高的值，不过不同驱动器类型的抖动差通常并不明显 fsrmsfsrmsfsrmsfsrmsfsrms Rev.A|Page13of92 AD9557 参数 fREF=19.44MHz;fOUT=644.53MHz;fLOOP=50HzHSTL和/或LVDS驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：16MHz至320MHz fREF=19.44MHz;fOUT=693.48MHz;fLOOP=50HzHSTL驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：16MHz至320MHz fREF=19.44MHz;fOUT=174.703MHz;fLOOP=1kHzHSTL驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：4MHz至80MHz fREF=19.44MHz;fOUT=174.703MHz;fLOOP=100HzLVDS和/或3.3VCMOS驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：4MHz至80MHz fREF=25MHz;fOUT=161.1328MHz;fLOOP=100HzHSTL驱动器带宽：5kHz至20MHz带宽：5kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：4MHz至80MHz fREF=2kHz;fOUT=70.656MHz;fLOOP=100Hz;HSTL和/或3.3VCMOS驱动器带宽：10Hz至30MHz带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：10kHz至400kHz带宽：100kHz至10MHz fREF=25MHz;fOUT=1GHz;fLOOP=500HzHSTL驱动器带宽：100Hz至500MHz(宽带)带宽：12kHz至20MHz带宽：20kHz至80MHz 最小值 典型值最大值单位测试条件/注释 334 fsrms 321 fsrms 319 fsrms 277 fsrms 185 fsrms 298 fsrms 285 fsrms 286 fsrms 252 fsrms 183 fsrms 354 fsrms 301 fsrms 321 fsrms 290 fsrms 177 fsrms 306 fsrms 293 fsrms 313 fsrms 283 fsrms 166 fsrms 316 fsrms 302 fsrms 324 fsrms 292 fsrms 171 fsrms 3.22 psrms 338 fsrms 324 fsrms 278 fsrms 210 fsrms 1.71 psrms 343 fsrms 338 fsrms Rev.A|Page14of92 AD9557 抖动产生(随机抖动)使用19.2MHzTCXO作为系统时钟输入。
表18.参数抖动产生 最小值典型值最大值单位 fREF=19.44MHz;fOUT=644.53MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 402 带宽：12kHz至20MHz 393 带宽：20kHz至80MHz 391 带宽：50kHz至80MHz 347 带宽：16MHz至320MHz 179 fREF=19.44MHz;fOUT=693.48MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 379 带宽：12kHz至20MHz 371 带宽：20kHz至80MHz 371 带宽：50kHz至80MHz 335 带宽：16MHz至320MHz 175 fREF=19.44MHz;fOUT=312.5MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 413 带宽：12kHz至20MHz 404 带宽：20kHz至80MHz 407 带宽：50kHz至80MHz 358 带宽：4MHz至80MHz 142 fREF=25MHz;fOUT=161.1328MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 399 带宽：12kHz至20MHz 391 带宽：20kHz至80MHz 414 带宽：50kHz至80MHz 376 带宽：4MHz至80MHz 190 fREF=2kHz;fOUT=70.656MHz;fLOOP=0.1HzHSTL和/或3.3VCMOS驱动器 带宽：10Hz至30MHz 970 带宽：12kHz至20MHz 404 带宽：10kHz至400kHz 374 带宽：100kHz至10MHz 281 fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrms 测试条件/注释 系统时钟倍频器使能；高相位裕量模式使能；寄存器0x0405=0x20；寄存器0x0403=0x07；寄存器0x0400=0x81；如果列出多种驱动器类型，所有驱动器类型均在相同条件下测试，列出的值是抖动较高的值，不过不同驱动器类型的抖动差通常并不明显 Rev.A|Page15of92 AD9557 绝对最大额定值 表19.参数模拟电源电压(AVDD)数字电源电压(DVDD)数字I/O电源电压(DVDD3)模拟电源电压(AVDD3)最大数字输入电压存储温度范围工作温度范围引脚温度(焊接10秒)结温 额定值2V2V3.6V3.6V−0.5V至DVDD3+0.5V−65°C至+150°C−40°C至+85°C300°C150°
C 注意，超出上述绝对最大额定值可能会导致器件永久性损坏。
这只是额定最值，并不能以这些条件或者在任何其它超出本技术规范操作章节中所示规格的条件下，推断器件能否正常工作。
长期在绝对最大额定值条件下工作会影响器件的可靠性。
ESD警告 ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高能量ESD时，器件可能会损坏。
因此，应当采取适当的ESD防范措施，以避免器件性能下降或功能丧失。
Rev.A|Page16of92 引脚配置和功能描述 40DVDD339M338M237M136M035DVDD34DVDD33REFB32REFB31DVDD3 IRQ1SCLK/SCL2 SDIO/SDA3SDO4CS5 DVDD6AVDD7 XOA8XOB9AVDD10 PIN1INDICATOR AD9557 TOPVIEW(NottoScale) 30DVDD329REFA28REFA27SYNC26PINCONTROL25RESET 24AVDD23AVDD22AVDD21LF_VCO2 AD9557 AVDD11OUT112OUT113AVDD314OUT015OUT016AVDD17AVDD18AVDD319LDO_VCO220 09197-002 表20.引脚功能描述 引脚编号12 引脚名称IRQSCLK/SCL
3 SDIO/SDA
4 SDO
5 CS 6,34,357,10,22,23,248 DVDDAVDD XOA
9 XOB 11,17,1812 AVDDOUT1 1314,19 OUT1AVDD3 输入/输出OII/O OI III IIOOI NOTES1.THEEXPOSEDPADMUSTBECONNECTEDTOGROUND(VSS). 图
2.引脚配置 引脚类型3.3VCMOS3.3VCMOS3.3VCMOS 3.3VCMOS3.3VCMOS 电源电源 描述 中断请求线。
SPI模式下为串行编程时钟(SCLK)。
用于串行编程的数据时钟。
I2C模式下为串行时钟引脚(SCL)。
SPI模式下为串行数据输入/输出(SDIO)。
4线SPI模式下，数据通过此引脚写入。
3线模式下，数据读取和写入均通过此引脚进行。
此引脚没有内置上拉/下拉电阻。
I2C模式下为串行数据引脚(SDA)。
串行数据输出。
4线模式下利用此引脚读取数据。
此引脚没有内置上拉/下拉电阻。
默认3线模式下，此引脚为高阻态。
片选(SPI)，低电平有效。
对器件进行编程时，此引脚必须保持低电平。
在含有多个AD9557的系统中，利用此引脚可以对各AD9557进行编程。
此引脚内置一个10kΩ上拉电阻。
1.8V数字电源。
1.8V模拟电源。
差分输入 差分输入 电源HSTL、LVDS或1.8VCMOSHSTL、LVDS或1.8VCMOS电源 系统时钟输入。
XOA内置直流偏置，应通过0.01μF电容交流耦合，使用晶振时除外，这种情况下应在XOA和XOB上连接晶振。
单端1.8VCMOS也是一个选项，但如果占空比不是50%，可能会引入杂散。
XOA用作单端输入时，应将一个0.01μF电容从XOB连接到地。
互补系统时钟输入。
XOA的互补信号。
XOB内置直流偏置，应通过0.01μF电容交流耦合，使用晶振时除外，这种情况下应在XOA和XOB上连接晶振。
1.8V模拟(输出分频器和驱动器)电源。
互补输出
1。
该输出可以配置为HSTL、LVDS或单端1.8VCMOS。
输出
1。
该输出可以配置为HSTL、LVDS或单端1.8VCMOS。
LVPECL电平可以通过交流耦合和利用戴维宁等效端接实现，如“输入/输出端接建议”部分所述。
3.3V模拟电源。
Rev.A|Page17of92 AD9557 引脚编号15 引脚名称OUT0 输入/输出
O 16 OUT0
O 20 LDO_VCO2I 21 LF_VCO2 I/O 25 复位
I 26 PINCONTROLI 27 SYNC
I 28 REFA
I 29 REFA
I 30,31,40DVDD3
I 32 REFB
I 33 REFB
I 36,37,38,M0,M1,M2,I/O 39 M3 EP VSS
O 引脚类型HSTL,LVDS,1.8VCMOS,3.3VCMOSHSTL,LVDS,1.8VCMOS,3.3VCMOSLDO旁路 环路滤波器 3.3VCMOS 3.3VCMOS 3.3VCMOS 差分输入 差分输入电源差分输入 差分输入3.3VCMOS(启动时为三电平逻辑) 裸露焊盘 描述 互补输出
0。
该输出可以配置为HSTL、LVDS、单端1.8V或3.3VCMOS。
输出
0。
该输出可以配置为HSTL、LVDS、单端1.8V或3.3VCMOS。
LVPECL电平可以通过交流耦合和利用戴维宁等效端接实现，如“输入/输出端接建议”部分所述。
输出PLL环路滤波器的电压调节器。
应将一个0.47μF电容连接在此引脚与地之间。
该引脚还是集成输出PLL外部环路滤波器的交流接地基准。
输出PLL的环路滤波器节点。
应将一个外部6.8nF电容连接在此引脚与引脚20(LDO_VCO2)之间。
芯片复位。
当该低电平有效引脚置位时，芯片进入复位模式。
此引脚内置一个50kΩ上拉电阻。
引脚编程模式使能引脚。
启动期间拉高时，此引脚使能启动期间AD9557配置的引脚编程。
如果此引脚在启动期间为低电平，用户必须通过串行端口对器件进行编程，或者使用EEPROM中存储的值。
时钟分配同步引脚。
此引脚被激活时，输出驱动器保持静态，并且在此引脚发生低电平到高电平转换时同步。
此引脚内置一个60kΩ上拉电阻。
参考A输入。
该内部偏置输入通常为交流耦合，如此配置时，它可以接受单端摆幅高达3.3V的任何差分信号。
直流耦合时，输入可以是LVPECL、LVDS或单端CMOS。
互补参考A输入。
此引脚是引脚28的互补输入。
3.3V数字电源。
参考B输入。
该内部偏置输入通常为交流耦合，如此配置时，它可以接受单端摆幅高达3.3V的任何差分信号。
直流耦合时，输入可以是LVPECL、LVDS或单端CMOS。
互补参考B输入。
此引脚是引脚32的互补输入。
可配置I/O引脚。
这些引脚在启动时为三电平逻辑，用于在启动时通过引脚绑定输入和输出频率配置。
设置寄存器0x0200[0]=1时，这些引脚变为二电平逻辑，可以用于实现AD9557的状态和控制功能。
这些引脚内置一个30kΩ上拉电阻和一个30kΩ下拉电阻。
裸露焊盘必须连接到地(VSS)。
Rev.A|Page18of92 AD9557 09197-005 典型性能参数 fR=输入参考时钟频率；fO=输出时钟频率；fSYS=SYSCLK输入频率；fS=内部系统时钟频率；LF=所用的SYSCLKPLL内部环路滤波器。
除非另有说明，AVDD、AVDD3和DVDD为标称电源电压，fS=786.432MHz。
–60INTEGRATEDRMSJITTER(12kHzTO20MHz):296fs –70 –60INTEGRATEDRMSJITTER(12kHzTO20MHz):285fs –70 –80 –80 09197-003 PHASENOISE(dBc/Hz) PHASENOISE(dBc/Hz) –90 –90 –100 –100 –110 –110 –120 –120 –130 –130 –140 –140 –150 –150 –160
100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
3.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=622.08MHz， DPLL环路带宽=50Hz，fSYS=49.152MHz晶体 图
5.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=693.482991MHz，DPLL环路带宽=50Hz，fSYS=49.152MHz晶体 PHASENOISE(dBc/Hz) –60INTEGRATEDRMSJITTER(12kHzTO20MHz):320fs –70 –80 –90 –100 –110 –120 –130 –140 –150 –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
4.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=644.53125MHz， DPLL环路带宽=50Hz，fSYS=49.152MHz晶体 09197-004 PHASENOISE(dBc/Hz) –70INTEGRATEDRMSJITTER(12kHzTO20MHz):301fs –80 –90 –100 –110 –120 –130 –140 –150 –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
6.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=174.703MHz， DPLL环路带宽=1kHz，fSYS=49.152MHz晶体 09197-006 Rev.A|Page19of92 09197-010 AD9557 PHASENOISE(dBc/Hz) PHASENOISE(dBc/Hz) –80INTEGRATEDRMSJITTER(12kHzTO20MHz):302fs –90 –100 –110 –120 –130 –140 –150 –160 100 1k 10k 100k 1M 10M FREQUENCY
OFFSET(Hz) 图
7.绝对相位噪声(输出驱动器=3.3.VCMOS)，fR=19.44MHz，fO=161.1328125MHz， DPLL环路带宽=100Hz，fSYS=49.152MHz晶体 100M –70INTEGRATEDRMSJITTER(12kHzTO20MHz):308fs –80 –90 –100 –110 –120 –130 –140 –150 –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
8.绝对相位噪声(输出驱动器=HSTL)，fR=2kHz，fO=125MHz， DPLL环路带宽=100Hz，fSYS=49.152MHz晶体 –60INTEGRATEDRMSJITTER(12kHzTO20MHz):343fs –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 100 1k 10k 100k 1M 10M 100M FREQUENCY
OFFSET(Hz) 图
9.绝对相位噪声(输出驱动器=HSTL)，fR=25MHz，fO=1GHz， DPLL环路带宽=500Hz，fSYS=49.152MHz晶体 PHASENOISE(dBc/Hz) 09197-009 PHASENOISE(dBc/Hz) 09197-008 PHASENOISE(dBc/Hz) 09197-007 PHASENOISE(dBc/Hz) –60INTEGRATEDRMSJITTER(12kHzTO20MHz):393fs –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 10 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图10.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=644.53MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –60INTEGRATEDRMSJITTER(12kHzTO20MHz):371s –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 10 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图11.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=693.482991MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –70INTEGRATEDRMSJITTER(12kHzTO20MHz):404fs –80 –90 –100 –110 –120 –130 –140 –150 –160 10 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图12.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=312.5MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO 09197-011 09197-012 Rev.A|Page20of92 PHASENOISE(dBc/Hz) PHASENOISE(dBc/Hz) –70–80–90–100–110–120–130–140–150–160 10 INTEGRATEDRMSJITTER(12kHzTO20MHz):391fs 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图13.绝对相位噪声(输出驱动器=3.3VCMOS)，fR=19.44MHz，fO=161.1328125MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –70–80–90–100–110–120–130–140–150–160 10 INTEGRATEDRMSJITTER(12kHzTO20MHz):395fs 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图14.绝对相位噪声(输出驱动器=1.8VCMOS)，fR=2kHz，fO=70.656MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –60–70–80–90–100–110–120–130–140–150–160 10 INTEGRATEDRMSJITTER(12kHzTO20MHz):388fs 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图15.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=644.53MHz，fSYS=19.2MHzTCXO保持模式 09197-016 PEAK-TO-PEAKAMPLITUDE(V) 09197-118 09197-014 09197-013 DIFFERENTIALPEAK-TO-PEAKAMPLITUDE(V) 09197-117 DIFFERENTIALPEAK-TO-PEAKAMPLITUDE(V)01002003004005006007008009001000110012001300 09197-116 AD9557 2.01.91.81.71.61.51.41.31.21.11.0 FREQUENCY(MHz) 图16.幅度与反转率的关系，HSTL模式(LVPECL兼容模式) 1.0 0.9LVDSBOOSTMODE 0.8 0.7LVDSDEFAULT 0.6 0.5 0.40 100200300400500600700800FREQUENCY(MHz) 图17.幅度与反转率的关系，LVDS 3.53.3VCMOS 3.0 2.5 2.01.8VCMOS 1.5 1.00 50 100 150 200 250 300 FREQUENCY(MHz) 图18.幅度与反转率的关系，10pF负载，3.3V(强模式)和1.8VCMOS PHASENOISE(dBc/Hz) Rev.A|Page21of92 09197-122 AD9557 PEAK-TO-PEAKAMPLITUDE(V) POWER(mW) 3.5 3.0 2.5 2.0 1.5 1.0 0.5
0 0 10 20 30 40 50 60 70 80 FREQUENCY(MHz) 图19.幅度与反转率的关系，10pF负载，3.3V(弱模式)CMOS 75706560555045403530
0 250 500 750 1000 FREQUENCY(MHz) 1250 图21.功耗与频率的关系，LVDS模式，仅输出驱动器电源(引脚11和引脚17) 656055504540353025201510 50
0 100200300400500600700800FREQUENCY(MHz) 图20.功耗与频率的关系，HSTL模式，仅输出驱动器电源(引脚11和引脚17) POWER(mW) 09197-121 DIFFERENTIALAMPLITUDE(V) 09197-120 DIFFERENTIALAMPLITUDE(V) 09197-119 POWER(mW) 70 1.8VCMOSMODE 60 3.3VCMOSSTRONGMODE 3.3VCMOSWEAKMODE 50 40 30 20 10
0 0 50 100 150 200 FREQUENCY(MHz) 图22.功耗与频率的关系，CMOS模式，仅输出驱动器电源(引脚11和引脚17—1.8VCMOS模式， 或引脚19—3.3VCMOS模式)，一个CMOS驱动器 1.0 0.8 0.6 0.4 0.2
0 –0.2 –0.4 –0.6 –0.8 –1.0 –
1 0
1 2
3 4
5 TIME
(ns) 图23.输出波形，HSTL(400MHz) 0.40.30.20.1 0–0.1–0.2–0.3–0.4 –
1 0
1 2
3 4 TIME(ns) 图24.输出波形，LVDS(400MHz) 09197-123 09197-124 Rev.A|Page22of92 AMPLITUDE(V) AMPLITUDE(V) 3.4 3.0 2.6 2.2 1.8 1.4 1.0 2pFLOAD 0.6 10pFLOAD 0.2 –0.2–
1 0123456789101112131415TIME(ns) 图25.输出波形，3.3VCMOS(100MHz，强模式) 1.9 1.7 1.5 1.3 1.1 0.9 0.7 0.5 0.3 2pFLOAD 10pFLOAD 0.1 –0.1–10123456789101112131415 TIME(ns) 图26.输出波形，1.8VCMOS(100MHz) 3.2 2pFLOAD 10pFLOAD 2.8 2.4 2.0 1.6 1.2 0.8 0.4 0–55152535455565758595 TIME(ns) 图27.输出波形，3.3VCMOS(20MHz，弱模式) 09197-128 09197-127 LOOPGAIN(dB) 09197-126 LOOPGAIN(dB) AD9557 09197-129
3 0 –
3 –
6 –
9 –12 –15 –18–21–24–27–30 10 LOOPBW=100Hz;HIGHPHASEMARGIN;PEAKING:0.06dB;–3dB:69Hz LOOPBW=2kHz;HIGHPHASEMARGIN;PEAKING:0.097dB;–3dB:1.23kHz LOOPBW=5kHz;HIGHPHASEMARGIN;PEAKING:0.14dB;–3dB:4.27kHz 100 1k 10k FREQUENCYOFFSET(Hz) 100k 图28.100Hz、2kHz和5kHz环路带宽设置的闭环传递函数；高相位裕量环路滤波器设置(当环路带宽小于2kHz时，符合TelcordiaGR-253抖动传递测试要求)
3 0 –
3 –
6 –
9 –12 –15 –18 –21 –24 –27 –3010 LOOPBW=100Hz;NORMALPHASEMARGIN;PEAKING:0.09dB;–3dB:117Hz LOOPBW=2kHz;NORMALPHASEMARGIN;PEAKING:1.6dB;–3dB:2.69kHz 100 1k 10k FREQUENCYOFFSET(Hz) 100k 图29.100Hz和2kHz环路带宽设置的闭环传递函数；正常相位裕量环路滤波器设置 09197-230 AMPLITUDE(V) Rev.A|Page23of92 AD9557 输入/输出端接建议 0.1µ
F AD9557 AD9558 HSTLORLVDS 100Ω 0.1µ
F DOWNSTREAMDEVICE WITHHIGHIMPEDANCEINPUTANDINTERNAL DC-BIAS 图30.交流耦合LVDS或HSTL输出驱动器(100Ω电阻可以位于去耦电容的任一端， 应尽可能靠近目标接收器) 09197-130 AD9557AD9558 HSTLORLVDS Z0=50Ω SINGLE-ENDED(NOTCOUPLED) 100Ω Z0=50Ω LVDSOR1.8VHSTLHIGH-IMPEDANCE DIFFERENTIALRECEIVER 图31.直流耦合LVDS或HSTL输出驱动器
S AD9557AD9558 1.8VHSTL 0.1µ
F Z0=50Ω82Ω SINGLE-ENDED(NOTCOUPLED) 0.1µ
F Z0=50Ω127Ω 82Ω3.3V LVPECL 127Ω 图32.HSTL驱动器与3.3VLVPECL输入的接口(这种方法整合了针对双极性LVPECL接收器的 阻抗匹配和直流偏置。
如果接收器为自偏置，建议使用图30所示的端接方案。
) 09197-132 09197-131 10pF XOA 10MHz
TO50MHzFUNDAMENTALAT-CUTCRYSTALWITH 10pFLOADCAPACITANCE AD9557/AD9558 09197-133 10pF XOB 图33.晶振模式下的系统时钟输入(XOA、XOB)(显示建议CLOAD=10pF。
这里所示的10pF并联电容的值应等于晶体的CLOAD。
) 3.3VCMOSTCXO 300Ω 0.1µF150Ω 0.1µ
F XOA AD9557/AD9558 XOB 09197-134 图34.使用TCXO/OCXO时的系统时钟输入(XOA、XOB)，3.3VCMOS输出 Rev.A|Page24of92 开始使用 芯片电源监控器和启动 AD9557在上电时监控电源电压。
当DVDD3大于2.35V±0.1V且DVDD和AVDD大于1.4V±0.05V时，器件产生一个20ms复位脉冲。
上电复位脉冲为内部脉冲，与RESET引脚无关。
有了该内部上电复位序列，用户无需提供外部电源时序控制。
在该内部复位脉冲的上升沿后45ns内，M3至M0多功能引脚用作高阻抗数字输入，并且保持这种状态，直到将其编程为其它功能。
器件复位期间(通过上电复位脉冲或RESET引脚)，多功能引脚(M3至M0)用作高阻抗输入，但移除复位条件后，电平敏感的锁存器就会捕获多功能引脚上存在的逻辑模式。
复位/上电时的多功能引脚 AD9557要求用户为PINCONTROL引脚和M3至M0引脚提供所需的逻辑状态。
如果PINCONTROL为高电平，则器件处于硬引脚编程模式。
有关硬引脚编程的详细信息，请参阅“引脚编程功能描述”部分。
启动时，M3至M0引脚有三种选择：上拉、下拉和悬空。
如果PINCONTROL引脚为低电平，则M3至M0引脚决定下述配置： •复位之后，M1和M0引脚决定串行端口接口是否根据SPI或I2C协议工作。
具体来说，0x00选择SPI接口，任何其它值选择I2C端口。
M1和M0的三电平逻辑允许用户选择8个可能的I2C地址，详情见表24。
•M3和M2引脚选择加载8个可能的EEPROMProle中的哪一个，或者决定是否旁路EEPROM加载。
如果启动时M3和M2悬空，则旁路EEPROM加载，转而使用出厂默认设置(详情见表22)。
AD9557 使用寄存器设置文件对器件寄存器进行编程 评估软件提供一个编程向导和易用的图形用户界面，帮助用户根据所需的输入和输出频率确定DPLL、APLL和SYSCLK的最佳配置。
它产生扩展名为.STP的寄存器设置文件，可以利用文本编辑器轻松查看。
利用评估软件创建设置文件后，按照以下序列对AD9557编程一次：
1.寄存器0x0A01=0x20(设置用户自由振荡模式)。
2.寄存器0x0A02=0x02(使输出保持静态同步)。
(如果使用 DPLL锁相时同步或DPLL锁频时同步，应跳过此步。
参见寄存器0x0500[1:0]。
)
3.寄存器0x0405=0x20(清除APLLVCO校准)。
4.写入STP文件中地址0x0000到地址0x032E的寄存器值。
5.寄存器0x0005=0x01(更新所有寄存器)。
6.写入STP文件中的其余寄存器，从地址0x0400开始。
7.寄存器0x0405=0x21(下次I/O更新时校准APLL)。
8.寄存器0x0403=0x07(配置APLL)。
9.寄存器0x0400=0x81(配置APLL)。
10.寄存器0x0005=0x01(更新所有寄存器)。
11.寄存器0x0A01[5]=0b(清除用户自由振荡模式)。
12.寄存器0x0005=0x01(更新所有寄存器)。
寄存器编程概述 本部分概要说明AD9557中的各种寄存器模块，介绍这些模块的作用及重要性。
使用非默认值以实现最佳性能的寄存器为实现最佳性能，应将下列寄存器设置为以下所示值： •寄存器0x0405[7:4]=0x2•寄存器0x0403=0x07•寄存器0x0400=0x81 如果芯片版本(寄存器0x000A)等于0x21或更高的值，则此处所示值已是默认值。
Rev.A|Page25of92 AD9557 设置系统时钟和自由振荡调谐字系统时钟倍频器(SYSCLK)参数位于寄存器0x0100至寄存器0x0108，自由振荡调谐字位于寄存器0x0300至寄存器0x0303。
执行下列步骤以实现最佳性能：
1.设置系统时钟PLL输入类型和分频器值。
2.设置系统时钟周期。
系统时钟周期的设置非常重要， AD9557的许多子系统都依赖于此值。
3.设置系统时钟稳定性定时器。
强烈建议用户设置系统时 钟稳定性定时器，它在使用系统时钟倍频器的时候特别重要，而且也适合使用外部系统时钟源的情况，特别是将电源施加于AD9557后外部时钟源尚未完全稳定的时候。
系统时钟稳定性定时器指定器件认定系统时钟稳定之前，系统时钟PLL必须保持锁定的时间量。
默认值为50ms。
4.写入自由振荡调谐字。
数字PLL(DPLL)的自由振荡频率决定选择自由振荡模式时出现在APLL输入的频率。
自由振荡调谐字位于寄存器0x0300至寄存器0x0303。
为使APLL正确校准和锁定，自由振荡频率必须正确。
5.设置用户自由振荡模式(寄存器0x0A01[5]=1b)。
初始化和校准输出PLL(APLL)控制APLL的寄存器是寄存器0x0400至寄存器0x0408。
它是一个低噪声、整数N分频PLL，将DPLL输出(通常为175MHz至200MHz)倍频至3.35GHz至4.05GHz范围内的频率。
配置系统时钟并在寄存器0x0300至寄存器0x0303中设置自由振荡调谐字后，用户可以将手动APLLVCO校准位(寄存器0x0405[0])置
1，并执行I/O更新(寄存器0x0005[0])，这样就能执行APLLVCO校准。
VCO校准能够确保校准时，APLLVCO的控制电压位于其工作范围的中心。
校准APLLVCO时，必须注意以下几点： •系统时钟必须稳定。
•校准期间，30位DCO(数字控制振荡器)必须为APLLVCO提 供正确的频率。
•只要APLL频率改变，APLLVCO就必须重新校准。
•APLLVCO校准发生在手动APLLVCO校准位从低电平 变为高电平时，此位不是自清零位。
因此，启动下一次APLL校准之前，必须将此位清零(并执行I/O更新)。
•监视APLL校准是否成功的最佳方法是监视寄存器0x0D01的Bit2(APLL锁定)。
时钟分配输出编程APLL输出进入时钟分配模块。
时钟分配参数位于寄存器0x0500至寄存器0x0509，包括如下内容： •输出关断控制•输出使能(默认禁用)•输出同步•输出模式控制•输出分频器功能 更多信息参见“时钟分配”部分。
产生输出时钟如果寄存器0x0500[1:0]配置为通过DPLL相位或频率锁定实现自动时钟分配同步，时钟分配输出端将出现同步输出信号。
否则，应将软同步时钟分配位(寄存器0x0A02的位1)置1再清
0，或者使用多功能引脚输入(如果设置为可用)产生时钟分配同步脉冲，从而使时钟分配输出端出现同步输出信号。
多功能引脚编程(可选)仅当用户打算使用多功能引脚来指示状态或进行控制时，才需要执行这一步。
多功能引脚参数位于寄存器0x0200至寄存器0x0208中。
IRQ功能编程(可选)仅当用户打算使用IRQ功能时，才需要执行这一步。
IRQ监控寄存器位于寄存器0x0D02至寄存器0x0D09中。
如果IRQ屏蔽寄存器(寄存器0x020A至寄存器0x020F)中的目标位设为
1，当指示的事件发生时，寄存器0x0D02至寄存器0x0D07中的相应IRQ监控位就会设为
1。
使用IRQ清零寄存器(寄存器0x0A04至寄存器0x0A09)，或者将“清除所有IRQ”位(寄存器0x0A03[1])设为1b，可以清除各IRQ事件。
IRQ屏蔽寄存器为默认值时，不产生任何中断。
IRQ默认引脚模式为开漏NMOS。
看门狗定时器编程(可选)仅当用户打算使用看门狗定时器时，才需要执行这一步。
看门狗定时器控制位于寄存器0x0210和寄存器0x0211，默认禁用。
看门狗定时器可用于在固定的时间后产生IRQ。
将“清除看门狗定时器”位(寄存器0x0A03[0])设为1b时，该定时器复位。
Rev.A|Page26of92 数字锁相环(DPLL)编程DPLL参数位于寄存器0x0300至寄存器0x032E中，包括如下内容： •自由振荡频率•DPLL捕捉范围限值•DPLL闭环相位偏移•相位压摆率控制(用于无中断参考切换)•调谐字历史控制(用于保持操作) 参考输入编程参考输入参数位于寄存器0x0600至寄存器0x0602中。
有关设置这些功能的详细信息，请参阅“参考时钟输入”部分。
包括如下内容： •参考关断•参考逻辑系列•参考优先级 AD9557 参考Prole编程参考Prole参数位于寄存器0x0700至寄存器0x0766中。
AD9557评估软件包含一个向导，后者可以根据用户的输入频率计算这些值。
有关设置这些功能的详细信息，请参阅“参考Prole”部分。
包括如下内容： •参考周期•参考周期容差•参考验证定时器•高相位裕量环路滤波器系数的选择•DPLL环路带宽•参考预分频器(R分频器)•反馈分频器(N1、N2、N3、FRAC1和MOD1)•锁相和锁频检测器控制 产生参考采集完成寄存器编程后，用户可以将“用户自由振荡位”(寄存器0x0A01[5])清零，并执行I/O更新，利用寄存器0x0005[0]调用此前编程的所有寄存器设置。
设置这些寄存器后，DPLL锁定第一个可用且优先级最高的参考。
Rev.A|Page27of92 AD9557 工作原理 SYNC RESETPINCONTROLM0M1M2M3IRQ XOORXTAL XOFREQUENCIES10MHzTO180MHzXTAL:10MHzTO50MHz SPI/I2C REFAREFAREFBREFB SPI/I2CSERIALPORT EEPROM REGISTERSPACE ROMANDFSM MULTIFUNCTIONI/OPINS(CONTROLANDSTATUS READBACK) SYSTEMCLOCK PLL ÷
2 ÷2 REFMONITORINGAUTOMATICSWITCHING AD9557 RDIVIDER(20-BIT) 17-BITINTEGER ÷N1 FRAC1/MOD1 24b/24bRESOLUTION FREERUNTW DIGITALLOOPFILTER TUNINGWORDCLAMPANDHISTORY DIGITALPLL(DPLL) 30-BITNCODPFD ÷2×
2 PFD/CP÷N3LF RFDIVIDER1÷3TO÷11 MAX1.25GHz ÷M0 10-BITINTEGERDIVIDERS RFDIVIDER2 ÷M1 ÷3TO÷11 fOUT=360kHzTO1.25GHz ×2INTEGERDIVIDER ÷N2OUTPUTPLL(APLL)PFD/CPLF VCO23.35GHz TO4.05GHz OUT0OUT0 OUT1OUT1 2kHzTO1.25GHz 09197-135 LF_VCO2 图35.详细框图 概述 AD9557提供相位和频率与所选(活动)参考直接相关的时钟输出，但抖动特性由系统时钟、DCO和输出PLL(APLL)共同决定。
AD9557可支持两路参考输入，输入频率范围为2kHz至1250MHz。
该产品的内核是一个数字锁相环(DPLL)。
DPLL内置一个可编程数字环路滤波器，可以大大降低从所选参考传递到输出端的抖动。
AD9557支持手动和自动两种保持模式。
在保持模式下，只要系统时钟存在，AD9557就会持续提供输出。
保持输出频率是转变为保持状态之前的输出频率历史的时间平均值。
如果活动参考性能下降或者完全失效，器件可提供手动和自动参考切换功能。
AD9557还具有自适应时钟功能，允许在DPLL锁定期间改变DPLL分频比。
AD9557内置系统时钟乘法器、数字PLL(DPLL)和模拟PLL(APLL)。
输入信号首先进入DPLL，DPLL执行抖动清除和大部分频率转换工作。
DPLL提供一路30位数字控制振荡器(DCO)输出，该输出产生175MHz至200MHz范围内的信号。
DPLL输出进入模拟整数N分频PLL(APLL)，后者将该信号倍频至3.35GHz至4.05GHz范围内。
然后，该信号进入时钟分配部分，其中有两个3分频至11分频的RF分频器与10位整数(1分频至1024分频)通道分频器级联。
XOA和XOB输入为系统时钟提供输入。
这些引脚接受10MHz至600MHz范围内的参考时钟，或者可以将10MHz至50MHz晶振直接连在XOA和XOB输入上。
系统时钟为频率监控器、DPLL和内部开关逻辑提供时钟。
AD9557具有两个差分输出驱动器，每个驱动器都有一个专用10位可编程前置分频器。
每个差分驱动器都可以编程为单路差分CMOS输出或双路单端CMOS输出。
时钟分配部分的工作速率最高达1250MHz。
差分模式下，输出驱动器采用1.8V电源供电，性能卓越，且功耗非常低。
差分模式有两种：LVDS和1.8VHSTL。
在1.8VHSTL模式下，电压摆幅兼容LVPECL。
如果需要LVPECL信号电平，设计师可以对AD9557进行交流耦合输出，并在目标处使用戴维宁等效端接以驱动LVPECL输入。
在单端模式下，各差分输出驱动器可以提供两路单端CMOS输出：OUT0支持1.8V或3.3VCMOS操作；OUT1仅支持1.8V操作。
Rev.A|Page28of92 参考时钟输入 可以通过两对引脚访问参考时钟接收器。
为了支持上升沿和下降沿缓慢的输入信号，差分和单端输入接收器均采用迟滞。
迟滞还能确保断开或悬空的输入端不会引起接收器振荡。
配置为差分工作模式时，输入接收器支持交流或直流耦合的输入信号。
输入接收器能够接受直流耦合的LVDS信号和2.5V、3.3VLVPECL信号。
接收器内部直流偏置以处理交流耦合操作，但无内置50Ω或100Ω端接电阻。
配置为单端工作模式时，输入接收器具有45kΩ(典型值)的下拉电阻。
每个单端接收器有三种用户可编程的阈值电压范围可用。
参考监控器 输入参考监控器的精度取决于已知且精确的系统时钟周期。
因此，只有系统时钟稳定以后，参考监控器才能正常工作。
参考周期监控器各路参考输入都有一个专用监控器，用来不断地测量参考周期。
AD9557利用参考周期测量结果并根据寄存器映射的Prole寄存器区域中一组用户提供的参数，确定参考是否有效。
监控器的工作方式是比较特定参考输入的实测周期与指定给该参考输入的Prole寄存器中存储的参数。
这些参数包括参考周期、内容差和外容差。
参考周期由一个40位数值定义，单位为飞秒(fs)。
该40位范围允许输入最长1.1ms的参考周期。
内容差和外容差由一个20位数值定义。
寄存器中存储的值是容差规格的倒数。
例如，如果容差规格为50ppm，则寄存器值为1/(50ppm)=1/0.000050=20,000(0x04E20)。
两个容差值用于为监控器判断逻辑提供迟滞。
内容差适用于先前有故障的参考，指定该参考能表现出的最大周期容差，只有不超过该容差，它才能被认定为无故障。
外容差适用于已经无故障的参考，指定该参考能表现出的最大周期容差，只有超过该容差，它才能被认定为有故障。
为产生判断迟滞，内容差必须小于外容差。
也就是说，相比于无故障参考被认定为有故障，先前有故障的参考必须达到更为严格的要求，才会被认定为无故障。
AD9557 参考验证定时器每路参考输入都有一个专用验证定时器。
验证定时器决定先前有故障的参考必须保持无故障状态多长时间，才能被AD9557认定为有效。
验证定时器的超时时间可通过一个16位寄存器编程。
验证寄存器中存储的16位数代表毫秒(ms)时间，因而最长超时时间为65,535ms。
将验证定时器设为0b可以禁用它。
验证定时器禁用后，用户必须通过手动参考验证覆盖控制寄存器(地址0x0A0B)手动验证参考的有效性。
推翻参考验证的控制用户还能够参考验证逻辑，并可以迫使器件将无效参考视为有效参考，或者将有效参考视为无效参考。
这些控制位于寄存器0x0A0B至寄存器0x0A0D。
参考PROFILE AD9557的各路参考输入都有一个独立的Prole。
Prole由一组器件参数组成，如R分频器和N分频器等。
利用Prole，用户可以指定当某个输入参考变为选用参考时应当发挥作用的具体器件功能。
AD9557评估软件包含一个频率规划向导，可根据给定的输入和输出频率配置Prole参数。
用户不应更改当前正在使用的Prole，否则可能会引起无法预测的后果。
更改Prole之前，用户可以选择自由振荡或保持模式，或者使参考输入无效。
参考切换 AD9557的一个颇具吸引力的特性是其巧妙的参考切换功能。
参考切换功能的灵活性源于可用寄存器控制的精致的优先级算法。
这种方案使得用户能够最大限度地控制状态机以处理参考切换。
主要参考切换控制位于环路模式寄存器(地址0x0A01)中。
通过REF切换模式位(寄存器0x0A01的位[4:2])，用户可以选择参考切换状态机的五种工作模式之
一，如下所示： •自动恢复模式•自动非恢复模式•带自动回退的手动模式•带保持的手动模式•全手动模式(无自动保持) Rev.A|Page29of92 AD9557 在自动模式下，一个基于优先级的全自动化算法选择哪一个参考是所用参考。
当设置为自动模式时，器件选择优先级最高的有效参考。
如果两个参考的优先级相同，则REFA优先于REFB。
然而，参考位置只是用来决定何者优先，并不启动参考切换。
下面概要说明这五种工作模式： •自动恢复模式。
器件选择优先级最高的有效参考，当有优先级更高的参考可用时，即使当前使用的参考仍然有效，器件也会切换到优先级更高的参考。
这种模式会忽略用户参考。
•自动非恢复模式。
只要当前选定的参考有效，即使有优先级更高的参考可用，器件也会一直使用当前参考。
这种模式会忽略用户参考。
•带自动回退的手动模式。
只要用户参考有效，器件就会一直使用它。
如果用户参考变为无效，器件将根据优先级算法选择优先级最高的参考输入。
•带保持的手动模式。
用户参考一直是活动参考，直到变为无效。
此时，器件自动进入保持模式。
•无保持的手动模式。
无论有效与否，用户参考都一直是活动参考。
用户也可以通过用户保持和用户自由振荡寄存器控制位，迫使器件直接进入保持或自由振荡工作模式。
在自由振荡模式下，自由振荡频率调谐字寄存器决定自由振荡输出频率。
在保持模式下，输出频率取决于保持控制设置(参见“保持”部分)。
相位补偿参考切换AD9557支持相位补偿参考切换，该术语是指这样一种参考切换：原参考与新参考的相位差异被完全屏蔽。
也就是说，发生相位补偿切换时，输出端几乎检测不到相位变化。
数字PLL(DPLL)内核 DPLL概述AD9557的DPLL内核如图36所示。
这款第二代DPLL中的鉴频鉴相器、反馈路径、锁定检测器、相位偏移和相位压摆率限制均以数字方式实现。
DPLL信号链的起点是参考信号fR，即参考输入的频率。
一个参考预分频器将该信号的频率降低R+1整数倍，其中R是相应Prole寄存器中存储的20位值，并且0≤R≤1,048,575。
因此，R分频器的输出频率(或时间数字转换器TDC的输入频率)为： fTDC=Rf+R1 09197-136 SYSTEMCLOCK FROMREF INPUTMUX ÷N1 RDIVIDER(20-BIT) FRAC1/MOD1 17-BIT24-BIT/24-BITINTEGERRESOLUTION 30-BITNCODPFD FREERUNTW ×
2 DIGITALLOOP+FILTER TUNINGWORDCLAMP ANDHISTORY 图36.数字PLL内核 TOAPLLFROMAPLL TDC对R分频器的输出进行采样。
TDC/PFD产生一个时间序列的数字字，并将其提供给数字环路滤波器。
数字环路 滤波器具备下列优势： •根据数值系数而非分立器件值确定滤波器响应•无模拟器件(R/L/C)，不存在老化引起的容差变化•没有与模拟器件相关的热噪声•没有与模拟器件相关的控制节点漏电流(传统模拟PLL的 输出频谱中的参考馈通杂散源之一) 数字环路滤波器在输出端产生一个时间序列的数字字，并将其提供给一个Σ-Δ调制器(SDM)的频率调谐输入端。
来自环路滤波器的数字字引导DCO频率在频率和相位上锁定输入信号(fTDC)。
DPLL内置一个反馈分频器，后者使数字环路以整数加小数的倍数方式工作。
DPLL的输出为： 其中，N1是相应Prole寄存器(REFA的寄存器0x0715至寄存器0x0717)中存储的17位值，FRAC1和MOD1分别是小数反馈分频器模块的24位分子和分母。
反馈分频器的小数部分可以通过设置FRAC1=0而旁路，但MOD1不得为
0。
为获得最佳性能，DPLL输出频率通常为175MHz至200MHz。
TDC/PFD鉴频鉴相器(PFD)是一个全数字模块，它比较TDC的数字输出(与活动参考沿有关)与反馈模块输出的数字字。
PFD利用数字代码泵和数字积分器(而不是传统的电荷泵和电容)产生误差信号，以引导DCO频率达到相位锁定状态。
Rev.A|Page30of92 可编程数字环路滤波器 AD9557环路滤波器是一个三阶数字IIR滤波器，与图37所示的三阶模拟环路相似。
R3 C1R2 C3 C2 09197-015 图37.三阶模拟环路滤波器 AD9557环路滤波器模块采用简化的架构，用户将所需的环路特性直接输入Prole寄存器。
这种架构使得大多数情况下没有必要计算单个系数，同时仍然具有充分的灵活性。
AD9557具有两个预设数字环路滤波器：高(88.5°)相位裕量和正常(70°)相位裕量。
高相位裕量的环路滤波器系数存储在寄存器0x0317至寄存器0x0322中，正常相位裕量的环路滤波器系数存储在寄存器0x0323到寄存器~0x032E中。
高相位裕量环路滤波器设计用于闭环传递函数不得有0.1dB以上峰化的应用。
寄存器0x070E的位0选择ProleA使用哪个滤波器，寄存器0x074E的位0选择ProleB使用哪个滤波器。
ProleA的环路带宽在寄存器0x070F到寄存器0x0711中设置，ProleB的环路带宽在寄存器0x074F到寄存器0x0751中设置。
这两种预设条件应当涵盖了AD9557的所有目标应用。
遇到必须修改这些条件的特殊情况时，可直接联系ADI公司以获得计算这些参数的工具。
DPLL数字控制振荡器自由振荡频率AD9557使用一个Σ-Δ调制器(SDM)作为数字控制振荡器(DCO)。
DCO自由振荡频率可通过下式计算： 其中，FTW0为寄存器0x0300至寄存器0x0303中的值，而fSYS为系统时钟频率。
有关计算系统时钟频率的信息，请参见“系统时钟”部分。
自适应时钟AD9557可以支持异步映射和解映射等自适应时钟应用。
在这类应用中，输出频率可以在标称输出频率的±100ppm范围内动态调整，而不需要手动中断DPLL环路并对器件重新编程。
仅REFA支持此功能，REFB则不支持。
该功能使用下列寄存器： •寄存器0x0717(DPLLN1分频器)•寄存器0x0718至寄存器0x071A(DPLLFRAC1分频器)•寄存器0x071B至寄存器0x071D(DPLLMOD1分频器) AD9557 写入这些寄存器后，要使新值生效，必须将0x01写入寄存器0x0005以执行I/O更新。
要对输出频率进行微调，用户可以改变FRAC1，然后执行I/O更新。
仅使用FRAC1调整输出频率的好处是DPLL不会短暂进入保持模式。
因此，FRAC1位的更新速度可以像DPLL的鉴相器频率一样快。
写入N1和MOD1分频器可以大幅度改变输出频率。
检测到N1或MOD1值发生变化时，AD9557会自动短暂进入保持模式，然后退出，对输出频率无干扰。
这会限制输出频率的更改速度。
必须注意，频率调整量以±100ppm为限，如果超出该范围，输出PLL(APLL)需要重新校准。
变化幅度可以大于±100ppm，不过AD9557在极端温度下保持锁定的能力可能会受到影响。
还必须记住的是，输出频率的更改速率取决于DPLL环路带宽。
DPLL锁相检测器DPLL内置一个全数字锁相检测器。
用户通过Prole寄存器控制该鉴相器的阈值灵敏度和迟滞。
锁相检测器的工作原理与浴盆添排水相似(参见图38)。
浴盆的总容量为4096单位，−2048表示无水，0表示50%加满，+2048表示全满。
浴盆还有一个保护机制以防溢流。
此外，浴盆在−1024处有一个低水位标志，在+1024处有一个高水位标志。
要改变水位，用户可以用添水桶加水或用排水桶排水。
用户通过Prole寄存器中的8位填充速率值和流失速率值指定添水桶和排水桶的大小。
PREVIOUSSTATE LOCKED UNLOCKED 2048 10240 –1024 FILLRATE DRAINRATE LOCKLEVELUNLOCKLEVEL –2048 图38.锁定检测器框图 浴盆中的水位就是锁定检测器用来确定锁定和失锁条件的标准。
当水位低于低水位标志(−1024)时，检测器就会指示失锁条件。
相反，只要水位高于高水位标志(+1024)，检测器就会指示锁定条件。
如果水位介于高低标志之间，检测器将保持最后的条件。
图38形象地显示了这一概念，同时以一个例子说明了瞬时水位(垂直)与时间(水平)的关系以及相应的锁定/失锁状态。
09197-017 Rev.A|Page31of92 AD9557 在任何给定的PFD周期，检测器要么用添水桶加水，要么用排水桶排水(二者必居其
一，但不可能同时发生)。
是添水还是排水，取决于用户指定的阈值。
锁相阈值为Prole寄存器中存储的16位值，单位为皮秒(ps)。
因此，锁相阈值范围为0ns至±65.535ns，代表PFD输出端的相位误差幅度。
锁相检测器比较PFD输出端的各相位误差样本与设定的相位阈值。
如果相位误差样本的绝对值小于或等于设定的相位阈值，则检测器控制逻辑命令向浴盆添一桶水。
反之，则从浴盆舀出一桶水。
注意，决定添水还是排水的不是相位误差样本的极性，而是其相对于相位阈值的幅度。
如果添水次数多于排水次数，浴盆中的水位最终会上升到高水位标志(+1024)以上，从而导致锁相检测器指示锁定。
如果排水次数多于添水次数，浴盆中的水位最终会下降到低水位标志(−1024)以下，从而导致锁相检测器指示失锁。
阈值、添水速率和排水速率由用户指定，因此用户可以根据与输入参考信号相关的时序抖动统计特性定制锁相检测器的操作。
注意，只要AD9557进入自由振荡或保持模式，DPLL锁相检测器就会指示失锁状态。
然而，当AD9557执行参考切换时，转换期间会保留切换前锁定检测器的状态。
DPLL锁频检测器锁频检测器的工作原理与锁相检测器的工作原理相同，唯一的区别是添水或排水判断取决于DPLL的参考与反馈信号之间的周期偏差，而不是PFD输出端的相位误差。
锁频检测器使用一个24位频率阈值寄存器，单位为皮秒(ps)。
因此，频率阈值的范围是从0μs到±16.777215μs，它代表DPLL输入端的参考与反馈信号之间的周期相差幅度。
例如，如果参考信号为1.25MHz，反馈信号为1.38MHz，则周期差异约为75.36ns(|1/1,250,000−1/1,380,000|≈75.36ns)。
频率箝位AD9557DPLL具有数字调谐字箝位功能，确保DPLL输出频率一直处于指定范围内。
该功能非常有用，在参考输入时钟无法预测的情况下，它可以防止器件发生不良行为。
调谐字箝位功能还能确保APLLVCO频率始终处于调谐范围内，从而保证APLL永不失锁。
频率调谐字历史AD9557能够记录DPLL数字环路滤波器输出产生的调谐字样本的历史，方法是定期计算用户指定时间间隔内的平均调谐字值。
保持模式期间会使用该平均调谐字，以便在没有输入参考的情况下维持平均频率。
环路控制状态机 切换当环路控制器从一个输入参考直接切换到另一个输入参考时，即发生切换。
AD9557处理参考切换的过程如下：短暂进入保持模式，加载新DPLL参数，然后立即恢复。
但在切换期间，AD9557会保留锁定检测器的状态，以免出现虚假失锁指示。
保持DPLL的保持状态通常用在没有任何输入参考的时候，不过用户也可以手动启用保持模式。
在保持模式下，输出频率保持恒定。
AD9557在保持模式下的精度取决于器件编程和是否有调谐字历史可用。
从保持状态恢复在保持模式下，当有效参考可用时，器件退出保持工作模式。
环路状态机将DPLL恢复为闭环操作，锁定选定的参考，并根据活动参考的Prole设置安排所有环路参数的恢复。
注意，如果用户保持位设为
1，则当有效参考可用时，器件不会自动退出保持模式。
不过，用户保持位(寄存器0x0A01的位6)清0后，器件就可以自动恢复。
Rev.A|Page32of92 系统时钟(SYSCLK) 系统时钟输入 功能描述SYSCLK电路提供一个低抖动、稳定的高频时钟，供芯片其余部分使用。
XOA和XOB引脚连接到SYSCLK内部倍频器。
SYSCLK倍频器可以通过连接XOA和XOB输入引脚上的晶体谐振器，或者连接一个低频时钟源来合成系统时钟。
系统时钟输入的最佳信号是50MHz范围内的晶振，或者幅度为1Vp-p的交流耦合方波。
系统时钟周期为使AD9557能够精确测量输入参考信号的频率，用户必须将系统时钟周期输入系统时钟周期寄存器(寄存器0x0103至寄存器0x0105)，单位为纳秒(ns)。
系统时钟详解SYSCLK输入信号有两条内部路径：低频非晶体(LF)和晶体谐振器(XTAL)。
系统时钟使用TCXO对于LF路径很常见。
要求50Hz以下DPLL环路带宽或保持模式下具有高稳定性的应用需要TCXO。
作为这些应用的49.152MHz晶振的备选方案，AD9557参考设计采用19.2MHzTCXO，它提供出色的保持稳定性以及低抖动与低杂散成分的良好特性组合。
连接到XOA和XOB引脚的1.8V差分接收器自偏置约1V的直流电平，强烈建议使用交流耦合。
使用3.3VCMOS振荡器时，必须利用一个分压器将输入高电压降至1.8V或以下。
3.3VCMOSTCXO连接到系统时钟输入的详情参见图34。
通过非晶体输入路径，用户可以提供LVPECL、LVDS、1.8VCMOS或正弦波低频时钟，然后由集成的SYSCLKPLL升频。
LF路径处理3.5MHz至100MHz的输入频率。
然而，当使用正弦波输入信号时，最好使用20MHz以上的频率。
否则，因此出现的低压摆率可能会导致噪声性能不达标。
注意，非晶体路径包括一个可选的2倍频率乘法器，可使SYSCLKPLL的输入频率加倍，并降低PLL带内噪声。
然而，为了避免超过150MHz的最大PFD速率，2倍频率乘法器仅在输入频率低于75MHz时才有效。
非晶体路径还包括一个输入分频器(M)，其分频比可设置为1、2、4或
8。
分频器的作用是将PLL的输入频率限制在150MHz(最大PFD速率)以下。
AD9557 XTAL路径用于连接XOA和XOB引脚上的晶体谐振器(通常为10MHz到50MHz)。
一个内部放大器提供感应振荡所需的负电阻。
内部放大器要求一个最大动态电阻为100Ω的AT切割基频模式晶振。
以下晶振(按字母顺序列出)可以满足这些标准。
ADI公司并不保证它们能够配合AD9557工作，也不偏向任何一家晶振供应商。
AD9557参考设计使用49.152MHz晶振，它是一种高性能、低杂散成分、易于获得的晶振。
•AVX/KyoceraCX3225SB•ECSECX-32•Epson/TSX-3225•FoxFX3225BS•NDKNX3225SA•SiwardSX-3225•SuntsuSCM10B48-49.152MHz 系统时钟倍频器 SYSCLKPLL倍频器采用整数N分频设计，集成VCO。
借助该倍频器，可以将低频时钟输入转换为所需的系统时钟频率fSYS(750MHz至805MHz)。
SYSCLKPLL倍频器接受3.5MHz至600MHz的输入信号，但超过150MHz的频率需要使用系统时钟P分频器，以确保符合最大PFD速率(150MHz)限制。
PLL内置一个反馈分频器(N)，其分频值可以在4到255的范围内设置。
其中：fOSC是XOA和XOB引脚处的频率。
sysclk_Ndiv是寄存器0x0100中存储的值。
sysclk_Pdiv是寄存器0x0101[2:1]的设置所决定的系统时钟P分频器。
如果使用系统时钟乘法器，sysclk_Ndiv的值应为原始值的一半。
系统时钟乘法器具有一个简单的锁定检测器，后者可以比较参考沿与反馈沿之间的时间差。
SYSCLK乘法器未锁定的最常见原因是SYSCLK输入的占空比不是50%，与此同时启用了系统时钟倍频器。
Rev.A|Page33of92 AD9557 系统时钟稳定性定时器参考监控器能否正常工作取决于系统时钟是否处于已知频率，因此激活监控器之前，系统时钟必须保持稳定。
初始上电时，系统时钟状态未知，因此视为不稳定。
器件经过编程后，系统时钟PLL(如已使能)最终锁定。
检测到稳定的工作条件时，定时器就会在系统时钟稳定性周期寄存器中存储的持续时间内运行。
在此等待期间的任何时候，如果条件遭到破坏，定时器就会复位并中止，直到稳定条件重新建立。
指定的时间结束后，AD9557报告系统时钟状态稳定。
Rev.A|Page34of92 输出PLL(APLL) 输出PLL(APLL)的框图如图39所示。
INTEGERDIVIDER÷N2 OUTPUTPLLDIVIDER(APLL) FROMDPLL PFD CP LF VCO2 TOCLOCKDISTRIBUTION 3.35GHzTO4.05GHz LFCAP 09197-138 图39.输出PLL功能框图 APLL将DPLL的输出上变频至3.35GHz到4.05GHz范围，同时还对DPLL输出进行噪声滤波。
APLL参考输入为DPLL的输出。
反馈分频器为整数分频器。
环路滤波器与一个外部6.8nF电容部分集成。
此PLL的标称环路带宽为250kHz，相位裕量为68度。
评估软件中包括的频率向导配置APLL，用户无需更改APLL设置。
然而，可能存在这样的特殊情况，即用户希望调整APLL环路带宽以满足特定相位噪声要求。
更改APLL环路带宽的最简单方法是调整寄存器0x0400中的APLL电荷泵电流。
APLL
AD9557产生的输出时钟可以与多达四路外部输入参考时钟同步。
DPLL可以降低与外部参考时钟相关的输入时间抖动或相位噪声。
借助数字控制环路和保持电路，即使所有参考输入都失效，AD9557也能持续产生低抖动输出时钟。
AD9557的工作温度范围为−40°C至+85°C工业温度范围。
如果需要更多输入/输出，请参考该器件的4路输入/6路输出版本AD9558。
REFERENCEINPUTAND MONITORMUX CLOCKMULTIPLIER STABLESOURCE DIGITALPLL 功能框图 AD9557 ANALOGPLL ÷3TO÷11HFDIVIDER0 ÷3TO÷11HFDIVIDER1 CHANNEL0DIVIDER CHANNEL1DIVIDER SERIALINTERFACE(SPIORI2C) EEPROM STATUSANDCONTROLPINS 图
1. 09197-001 Rev.A InformationfurnishedbyAnalogDevicesisbelievedtobeurateandreliable.However,noresponsibilityisassumedbyAnalogDevicesforitsuse,norforanyinfringementsofpatentsorotherrightsofthirdpartiesthatmayresultfromitsuse.Specicationssubjecttochangewithoutnotice.NolicenseisgrantedbyimplicationorotherwiseunderanypatentorpatentrightsofAnalogDevices.Trademarksandregisteredtrademarksarethepropertyoftheirrespectiveowners. OneTechnologyWay,
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AD9557 目录 产品特性..........................................................................................1
应用...................................................................................................
1概述...................................................................................................
1功能框图..........................................................................................1修订历史..........................................................................................3技术规格..........................................................................................
4
电源电压.....................................................................................
.............................................................................................
5逻辑输入(RESET、SYNC、PINCONTROL、 M3至M0)..................................................................................
5逻辑输出(M3至M0、IRQ).....................................................6系统时钟输入(XOA、XOB)...................................................6参考输入.....................................................................................7参考监控器................................................................................8参考切换规格............................................................................8分配时钟输出............................................................................9数字功能的持续时间.............................................................10数字PLL....................................................................................11数字PLL锁定检测...................................................................11保持规格...................................................................................11串行端口规格—SPI模式.......................................................12串行端口规格—I2C模式.......................................................13抖动产生...................................................................................13绝对最大额定值...........................................................................16ESD警告....................................................................................16引脚配置和功能描述..................................................................17典型性能参数...............................................................................19输入/输出端接建议.....................................................................24开始使用........................................................................................25芯片电源监控器和启动........................................................25复位/上电时的多功能引脚...................................................25使用寄存器设置文件对器件寄存器进行编程.................25寄存器编程概述......................................................................25工作原理........................................................................................28概述...........................................................................................
28参考时钟输入..........................................................................29参考监控器..............................................................................29参考Prole................................................................................29参考切换...................................................................................29数字PLL(DPLL)内核.............................................................30 环路控制状态机......................................................................32系统时钟(SYSCLK)......................................................................33 系统时钟输入..........................................................................33系统时钟倍频器......................................................................33输出PLL(APLL)...........................................................................35时钟分配........................................................................................36时钟分频器..............................................................................36输出关断...................................................................................36输出使能...................................................................................36输出模式...................................................................................36时钟分配同步..........................................................................36状态和控制....................................................................................37
多功能引脚(M3至M0)...........................................................37IRQ引脚....................................................................................37看门狗定时器..........................................................................38EEPROM...................................................................................38串行控制端口...............................................................................44SPI/I2C端口选择......................................................................44SPI串行端口操作....................................................................44I2C串行端口操作....................................................................48I/O寄存器编程.............................................................................51缓冲/有效寄存器....................................................................51自清零寄存器..........................................................................51寄存器访问限制......................................................................51热性能............................................................................................52
电源分组........................................................................................533.3V开关电源的推荐配置...................................................531.8V电源配置.........................................................................53引脚编程功能描述......................................................................54片内ROM特性概述................................................................54硬引脚编程模式......................................................................55软引脚编程模式概述.............................................................55寄存器映射....................................................................................56
寄存器映射位功能描述..............................................................65串行端口配置(寄存器0x0000至寄存器0x0005)...............65芯片版本(寄存器0x000A).....................................................65时钟器件系列ID(寄存器0x000C至寄存器0x000D)........65系统时钟(寄存器0x0100至寄存器0x0108)........................66 Rev.A|Page2of92 通用配置(寄存器0x0200至寄存器0x0214).............................67IRQ屏蔽(寄存器0x020A至寄存器0x020F).............................68DPLL配置(寄存器0x0300至寄存器0x032E)...........................69输出PLL配置(寄存器0x0400至寄存器0x0408)......................72输出时钟分配(寄存器0x0500至寄存器0x0515)....................74参考输入(寄存器0x0600至寄存器0x0602).............................76DPLLProle寄存器(寄存器0x0700至寄存器0x0766)..........77 修订历史 2012年3月—修订版0至修订版A更改表6的输出频率范围参数.....................................................6更改表9的测试条件/注释栏........................................................8更改图2中引脚21的名称............................................................17更改表20........................................................................................18更改“芯片电源监控器和启动”、“使用寄存器设置文件对器件寄存器进行编程”和“使用非默认值以实现最佳性能的寄存器”部分.....................................................................25更改“初始化和校准输出PLL(APLL)”部分............................26更改“参考Prole编程”部分；“锁定数字PLL”部分的名称更改为“产生参考采集”；更改“产生参考采集”部分.................................................................................................27
更改图35；“概述”部分中的225MHz改为200MHz，3.45GHz改为3.35GHz.................................................................28“DPLL概述”部分中的180MHz改为175MHz........................30“DPLL输出频率”全部改为“DCO频率”；更改“可编程数字环路滤波器”部分.................................................31更改“系统时钟输入”部分..........................................................33图39中的VCO2频率下限改为3.35GHz；更改“输出PLL(APLL)”部分.................................................................35“时钟分频器”部分中的1024变为1023；更改“分频器同步”部分.......................................................................36更改“多功能引脚(M0至M3)”部分...........................................37增加“设置EEPROM以配置一个M引脚来控制时钟分配的同步”部分.........................................................................42更改“电源分组”部分...................................................................53“DPLL相位裕量”部分中的89.5°改为88.5°..............................54更改表35的寄存器0x000A.........................................................56 AD9557 操作控制(寄存器0x0A00至寄存器0x0A0D)
.....................79快速输入/输出频率软引脚配置(寄存器0x0C00至0x0C08).....................................................82状态回读(寄存器0x0D00至寄存器0x0D14)......................83EEPROM控制(寄存器0x0E00至寄存器0x0E3C)..............86EEPROM存储序列(寄存器0x0E10至寄存器0x0E3C).....86外形尺寸........................................................................................92订购指南...................................................................................92 更改表35的寄存器0x0304
..........................................................57更改寄存器0x0400和寄存器0x0403的默认值；更改表35的寄存器0x0405..........................................................58更改表35的寄存器0x070E的Bit0.............................................59更改表35的寄存器0x0D01的Bit6............................................63表35增加地址0x0E3D至地址0xE45.........................................64更改表38寄存器0x0005的描述；增加表40，重新排序；更改表41寄存器0x000C和寄存器0x000D的描述.................65更改表46和表47的寄存器0x0200至寄存器0x0209的小结...................................................................67更改表54的寄存器0x0304；更改表55的Bits[7:6]................69更改表63的标题；更改表64的寄存器0x0400和寄存器0x0403的描述...................................................................72更改表64的寄存器0x0405..........................................................73更改表67寄存器0x0500的描述栏；更改表68寄存器0x0501Bits[6:4]和Bit0的描述栏...............................................74更改表70寄存器0x0505Bits[6:4]的描述栏.............................75更改表72的寄存器0x0600Bits[7:2].........................................76更改寄存器0x0707；更改表76的寄存器0x070ABits[3:0]........................................77更改表87的寄存器0x0A01.........................................................79更改表96........................................................................................81更改表99的寄存器0x0D01的Bit6和Bit1................................83增加表123......................................................................................89更改表124......................................................................................90更改表125
......................................................................................91 2011年10月—修订版0：初始版 Rev.
A|Page3of92 AD9557 技术规格 最小值和最大值的测量条件为整个电源电压和工作温度范围。除非另有说明，典型值的测量条件为：AVDD3=DVDD_I/O=3.3V；AVDD=DVDD=1.8V；TA=25°
C。
电源电压 表
1.参数电源电压 DVDD3DVDDAVDD3AVDD 最小值典型值最大值单位测试条件/注释 3.1353.303.465V 1.71 1.801.89V 3.1353.303.465V 1.71 1.801.89V 电源电流 电源电流最大值的测试条件与表3“所有模块都运行”参数的测试条件相同。
电源电流典型值的测试条件与表3“典型配置”参数的测试条件相同。
表
2.参数典型配置的电源电流 IDVDD3IDVDDIAVDD3IAVDD 所有模块都运行配置的电源电流IDVDD3IDVDDIAVDD3IAVDD 最小值 121335112 121047113 典型值最大值单位 18 26 mA 20 28 mA 49 63 mA 162215mA 18 33 mA 19 30 mA 68 89 mA 163215mA 测试条件/注释典型值是在表3所列典型配置下测量引脚30、引脚31、引脚40引脚
6、引脚34、引脚35引脚14、引脚19引脚
7、引脚10、引脚11、引脚17、引脚18、引脚22、引脚23、引脚24 最大值是在表3所列“所有模块都运行”配置下测量引脚30、引脚31、引脚40引脚
6、引脚34、引脚35引脚14、引脚19引脚
7、引脚10、引脚11、引脚17、引脚18、引脚22、引脚23、引脚24 Rev.A|Page4of92 功耗 表
3.参数功耗 典型配置 最小值典型值最大值单位0.360.550.76W 所有模块都运行 0.390.610.85W 完全关断 44 125mW 增量功耗 输入参考开/关差分(无2分频)差分(有2分频)单端(无2分频) 输出分配驱动器开/关LVDS(750MHz时)HSTL(750MHz时)1.8VCMOS(250MHz时)3.3VCMOS(250MHz时) 其它模块开/关第二RF分频器旁路通道分频器 20 25 32 mW 26 32 40 mW
5 7
9 mW 12 17 22 mW 14 21 28 mW 14 21 28 mW 18 27 36 mW 36 51 64 mW 10 17 23 mW 逻辑输入(RESET、SYNC、PINCONTROL、M3至M0) 表
4. 参数 逻辑输入(RESET、SYNC、PINCONTROL) 输入高电压(VIH)
输入低电压(VIL)输入电流(IINH、IINL)输入电容(CIN)逻辑输入(M3至M0) 输入高电压(VIH)输入½电平电压(VIM)输入低电压(VIL)输入电流(IINH、IINL)输入电容(CIN) 最小值典型值最大值单位 2.1
V 0.8
V ±50±100µ
A 3 pF 2.5
V 1.0 2.2
V 0.6
V ±60±100µ
A 3 pF AD9557 测试条件/注释 系统时钟：49.152MHz晶振；DPLL有效；两路19.44MHz输入参考均为差分模式一个HSTL驱动器，频率644.53125MHz；一个3.3VCMOS驱动器，频率161.1328125MHz；CMOS输出端有80pF容性负载系统时钟：49.152MHz晶振；DPLL有效；两路输入参考均为差分模式一个HSTL驱动器，频率750MHz；；两个3.3VCMOS驱动器，频率250MHz；CMOS输出端有80pF容性负载无外部上拉或下拉电阻的典型配置；AVDD3占用大约2/3的功耗条件=典型配置；表中的值显示了所示工作条件引起的功耗变化 额外功耗仅在DVDD3域中额外功耗仅在DVDD3域中额外功耗仅在DVDD3域中 额外功耗仅在AVDD域中额外功耗仅在AVDD域中单路1.8VCMOS输出，带80pF负载单路3.3VCMOS输出，带80pF负载 额外功耗仅在AVDD域中额外功耗仅在AVDD域中 测试条件/注释 Rev.A|Page5of92 AD9557 逻辑输出(M3至M0、IRQ) 表
5.参数逻辑输出(M3至M0、IRQ) 输出高电压(VOH)输出低电压(VOL)IRQ漏电流 低电平输出有效模式高电平输出有效模式 系统时钟输入(XOA、XOB) 表
6.参数系统时钟倍频器 输出频率范围 鉴频鉴相器(PFD)速率倍频范围系统时钟参考输入路径输入频率范围最小输入压摆率共模电压差分输入电压灵敏度 系统时钟输入倍频器占空比 系统时钟输入=50MHz系统时钟输入=20MHz系统时钟输入=16MHz至20MHz输入电容输入电阻晶体谐振器路径晶振频率范围最大晶体动态电阻 最小值 典型值最大值 DVDD3−0.40.4 −200100 最小值 750 2 10201.05250 典型值最大值 805150255 4001.161.25 45 50 55 46 50 54 47 50 53
3 4.2 10 50 100 单位 VV 测试条件/注释 IOH=1mAIOL=1mA开漏模式VOH=3.3VVOL=0V 单位测试条件/注释 MHz对于非标准系统时钟输入频率，VCO范围可能会有所限制 MHz假定系统时钟和PFD速率有效 MHzVmVp-p %%%pFkΩ 保证抖动性能的最低限值内部产生确保逻辑状态切换所需的最小引脚电压；任一引脚的瞬时电压不得超过供电轨；可以将负输入交流接地，从而支持单端输入；为获得最佳抖动性能，推荐值为1Vp-p。
这是使用倍频器时，系统时钟输入可以承受的占空比变化量 单端，各引脚 MHz基频模式，AT切割晶体Ω Rev.A|Page6of92 参考输入 表
7.参数差分操作 频率范围正弦输入LVPECL输入LVDS输入 最小输入压摆率共模输入电压 交流耦合直流耦合差分输入电压灵敏度 fIN<800MHzfIN<800-1050MHzfIN<800-1250MHz差分输入电压迟滞输入电阻输入电容高电平最小脉冲宽度LVPECLLVDS低电平最小脉冲宽度LVPECLLVDS单端操作频率范围(CMOS)最小输入压摆率输入高电平(VIH)1.2V至1.5V阈值设置1.8V至2.5V阈值设置3.0V至3.3V阈值设置输入低电平(VIL)1.2V至1.5V阈值设置1.8V至2.5V阈值设置3.0V至3.3V阈值设置输入电阻输入电容高电平最小脉冲宽度低电平最小脉冲宽度 AD9557 最小值典型值最大值单位测试条件/注释 100.0020.00240 1.9
2 1.0 240320400 58213 390640 390640 0.00240 1.01.42.0 4731.51.5 75012507502.12.4 100 300 0.350.51.0 MHz MHzfIN>705MHz时，必须启用参考输入2分频模块MHzfIN>705MHz时，必须启用参考输入2分频模块 保证抖动性能的最低限值
V 内部产生
V mV 确保逻辑电平切换所需的最小引脚差分电压；任一引 脚的瞬时电压不得超过供电轨 mVmVmVmVkΩpF psps psps MHz保证抖动性能的最低限值 VVV VVVkΩpFnsns Rev.A|Page7of92 AD9557 参考监控器 表
8.参数参考监控器 参考监控器参考丢失检测时间 最小值 频率超范围限值 <
2 验证定时器 0.001 1fREF为所用参考的频率；R为R分频器决定的分频系数。
参考切换规格 表
9.参数 参考切换规格最大输出相位扰动(相位补偿切换) 最小值 50HzDPLL环路带宽峰值稳态 2kHzDPLL环路带宽峰值稳态 切换到新参考所需的时间相位补偿切换 典型值最大值1.110565.535 典型值最大值
0 ±100
0 ±100
0 ±250
0 ±100 1.1 单位 DPLLPFD周期∆f/fREF(ppm)秒 单位 pspspspsDPLLPFD周期 测试条件/注释 标称鉴相器周期=R/fREF1可编程(下限取决于系统时钟SYSCLK的质量)；SYSCLK精度必须优于下限以1ms增量可编程 测试条件/注释假设参考无抖动；满足TelcordiaGR-1244CORE要求；对于所有有效参考，选择高相位裕量基本环路滤波器位(寄存器0x070E的Bit0)设为1对自动和手动参考切换有效 对自动和手动参考切换有效 使用标称鉴相器周期计算(NPDP=R/fREF)；所需的总时间等于该时间加上参考验证时间和锁定新参考所需的时间 Rev.A|Page8of92 分配时钟输出 表10.参数 HSTL模式输出频率上升/下降时间(20%至80%)1占空比最高fOUT=700MHz最高fOUT=750MHz最高fOUT=1250MHz差分输出电压摆幅共模输出电压 LVDS模式输出频率上升/下降时间(20%至80%)1占空比最高fOUT=750MHz最高fOUT=800MHz最高fOUT=1250MHz差分输出电压摆幅平衡，VOD未平衡，ΔVOD 失调电压共模，VOS共模差，ΔVOS 短路输出电流 CMOS模式输出频率1.8V电源3.3V电源(OUT0)强驱动强度设置弱驱动强度设置上升/下降时间(20%至80%)11.8V电源3.3V电源强驱动强度设置弱驱动强度设置占空比1.8V模式3.3V强模式3.3V弱模式输出高电平(VOH)AVDD3=3.3V,IOH=10mAAVDD3=3.3V,IOH=1mAAVDD3=1.8V,IOH=1mA输出低电平(VOL)AVDD3=3.3V,IOL=10mAAVDD3=3.3V,IOL=1mAAVDD3=3.3V,IOL=1mA AD9557 最小值0.36 45427007000.36 4443 247 1.125 典型值最大值 1250 140 250 48 52 48 53 43 950 1200 870 960 1250 185 280 48 53 47 53 43 454
50 1.261.375 50 13 24 单位测试条件/注释 MHzps输出引脚上接100Ω端接电阻 %%%mV引脚上的电压幅度；输出驱动器为静态mV输出驱动器为静态 MHzps输出对上接100Ω端接电阻 %%% mV输出引脚之间的电压摆幅；输出驱动器为静态mV正常引脚与反相引脚的电压摆幅之间的绝对差； 输出驱动器为静态
V 输出驱动器为静态 mV引脚之间的电压差；输出驱动器为静态 mA输出驱动器为静态 0.36 150 0.36 250 0.36 25 1.5
3 0.4 0.6
8 504751 AVDD3−0.3AVDD3−0.1AVDD−0.2 0.30.10.1 MHz10pF负载 MHz10pF负载MHz10pF负载 ns10pF负载 ns10pF负载ns10pF负载 % 10pF负载 % 10pF负载 % 10pF负载 输出驱动器为静态；强驱动强度
V V
V 输出驱动器为静态；强驱动强度
V V
V Rev.A|Page9of92 AD9557 参数输出时序偏斜 OUT0与OUT1之间 最小值 改变一个驱动器的逻辑类型时，该驱动器上的额外延迟 HSTL至LVDS −
5 HSTL至1.8VCMOS −
5 OUT1HSTL至OUT03.3VCMOS，强模式 1所列值是相对于较慢的边沿(上升或下降)而言。
数字功能的持续时间 表11.参数数字功能的持续时间 EEPROM至寄存器下载时间 寄存器至EEPROM上传时间 最短关断退出时间 最小值 典型值最大值 10 70 单位测试条件/注释10pF负载 ps两个驱动器均为HSTL模式；仅上升沿；任意分频值 +
1 +
5 0 +
5 3.533.59 ps正值表示LVDS边沿相对于HSTL延迟ps正值表示CMOS边沿相对于HSTL延迟nsCMOS边沿相对于HSTL延迟 典型值最大值 13 20 138 145
1 单位测试条件/注释 ms使用默认EEPROM存储序列(参见寄存器0x0E10至寄存器0x0E3F) ms使用默认EEPROM存储序列(参见寄存器0x0E10至寄存器0x0E3F) ms从关断退出到系统时钟锁定检测的时间 Rev.A|Page10of92 数字PLL 表12.参数数字PLL 鉴频鉴相器(PFD)输入频率范围环路带宽相位裕量闭环峰化 参考输入(R)分频系数整数反馈(N1)分频系数小数反馈分频比 数字PLL锁定检测 表13.参数锁相检测器 阈值编程范围阈值分辨率锁频检测器阈值编程范围阈值分辨率 保持规格 表14.参数保持规格 初始频率精度 AD9557 最小值典型值最大值单位
2 100 kHz 0.1 2000Hz 30 89 度 <0.1 dB
1 220 180 217
0 0.999 测试条件/注释 可编程设计参数可编程设计参数可编程设计参数；可以对器件进行编程以实现小于0.1dB的峰化，达到TelcordiaGR-253抖动传递要求1,
2,…,1,048,576180,181,…,131,072最大值：16,777,215/16,777,216 最小值典型值最大值单位 0.0011 65.5 ns ps 0.0011 16,700nsps 测试条件/注释参考与反馈周期差 最小值典型值最大值单位 <0.01 ppm 测试条件/注释 不包括SYSCLK源的频率漂移；不包括进入保持模式前输入参考的频率漂移；符合GR-1244Stratum3标准 Rev.A|Page11of92 AD9557 串行端口规格—SPI模式 表15.参数CS 输入逻辑1电压输入逻辑0电压输入逻辑1电流输入逻辑0电流输入电容SCLK输入逻辑1电压输入逻辑0电压输入逻辑1电流输入逻辑0电流输入电容SDIO用作输入 输入逻辑1电压输入逻辑0电压输入逻辑1电流输入逻辑0电流输入电容用作输出输出逻辑1电压输出逻辑0电压SDO输出逻辑1电压输出逻辑0电压定时SCLK时钟速率，1/tCLK高电平脉冲宽度，tHIGH低电平脉冲宽度，tLOWSDIO至SCLK建立时间，tDSSCLK至SDIO保持时间，tDHSCLK至有效SDIO和SDO时间，tDVCS至SCLK建立时间，tSCS至SCLK保持时间，tCCS高电平最小脉冲宽度 最小值2.2 2.2 2.2 DVDD3−0.6DVDD3−0.6 1013361006 典型值 44882 0.820012 112 最大值1.2 1.2 1.2 0.40.44010 单位测试条件/注释 VVµAµApF 内置30kΩ下拉电阻。
VVµAµApF VVµAµApF
V 1mA负载电流
V 1mA负载电流
V 1mA负载电流
V 1mA负载电流 MHznsnsnsnsnsnsnsns Rev.A|Page12of92 AD9557 串行端口规格—I2C模式 表16.参数SDA、SCL(用作输入) 输入逻辑1电压 输入逻辑0电压 最小值 0.7×DVDD3 典型值 输入电流 施密特触发器输入的迟滞 输入滤波器必须抑制的尖峰的脉冲宽度，tSPSDA(用作输出) 输出逻辑0电压从VIHmin至VILmax的输出下降时间定时 SCL时钟速率停止条件和起始条件之间的总线空闲时间， tBUF重复起始条件建立时间，tSU；STA重复起始条件保持时间，tHD；STA停止条件建立时间，tSU；STOSCL时钟的低电平周期，tLOWSCL时钟的高电平周期，tHIGHSCL/SDA上升时间，tRSCL/SDA下降时间，tF数据建立时间，tSU；DAT数据保持时间，tHD；DAT各条总线的容性负载，Cb1 −100.015×DVDD3 20+0.1Cb1 1.3 0.60.60.61.30.620+0.1Cb120+0.1Cb1100100 1Cb是一条总线的电容(单位：pF)。
抖动产生 抖动产生(随机抖动)使用49.152MHz晶振作为系统时钟输入。
表17.参数抖动产生 最小值 典型值 最大值 0.3×DVDD3+10500.4250400 300300400 最大值 fREF=19.44MHz;fOUT=622.08MHz;fLOOP=50HzHSTL驱动器 带宽：5kHz至20MHz 304 带宽：12kHz至20MHz 296 带宽：12kHz至20MHz 300 带宽：50kHz至80MHz 266 带宽：16MHz至320MHz 185 单位VVµ
A 测试条件/注释VIN=10%至90%DVDD3 ns
V IO=3mA ns 10pF≤Cb≤400pF1 kHzµs µs µs 此周期结束后，产生第一个时钟脉冲 µs µs µs ns ns ns ns pF 单位测试条件/注释系统时钟倍频器使能；高相位裕量模式使能；寄存器0x0405=0x20；寄存器0x0403=0x07；寄存器0x0400=0x81；如果列出多种驱动器类型，所有驱动器类型均在相同条件下测试，列出的值是抖动较高的值，不过不同驱动器类型的抖动差通常并不明显 fsrmsfsrmsfsrmsfsrmsfsrms Rev.A|Page13of92 AD9557 参数 fREF=19.44MHz;fOUT=644.53MHz;fLOOP=50HzHSTL和/或LVDS驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：16MHz至320MHz fREF=19.44MHz;fOUT=693.48MHz;fLOOP=50HzHSTL驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：16MHz至320MHz fREF=19.44MHz;fOUT=174.703MHz;fLOOP=1kHzHSTL驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：4MHz至80MHz fREF=19.44MHz;fOUT=174.703MHz;fLOOP=100HzLVDS和/或3.3VCMOS驱动器带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：4MHz至80MHz fREF=25MHz;fOUT=161.1328MHz;fLOOP=100HzHSTL驱动器带宽：5kHz至20MHz带宽：5kHz至20MHz带宽：20kHz至80MHz带宽：50kHz至80MHz带宽：4MHz至80MHz fREF=2kHz;fOUT=70.656MHz;fLOOP=100Hz;HSTL和/或3.3VCMOS驱动器带宽：10Hz至30MHz带宽：5kHz至20MHz带宽：12kHz至20MHz带宽：10kHz至400kHz带宽：100kHz至10MHz fREF=25MHz;fOUT=1GHz;fLOOP=500HzHSTL驱动器带宽：100Hz至500MHz(宽带)带宽：12kHz至20MHz带宽：20kHz至80MHz 最小值 典型值最大值单位测试条件/注释 334 fsrms 321 fsrms 319 fsrms 277 fsrms 185 fsrms 298 fsrms 285 fsrms 286 fsrms 252 fsrms 183 fsrms 354 fsrms 301 fsrms 321 fsrms 290 fsrms 177 fsrms 306 fsrms 293 fsrms 313 fsrms 283 fsrms 166 fsrms 316 fsrms 302 fsrms 324 fsrms 292 fsrms 171 fsrms 3.22 psrms 338 fsrms 324 fsrms 278 fsrms 210 fsrms 1.71 psrms 343 fsrms 338 fsrms Rev.A|Page14of92 AD9557 抖动产生(随机抖动)使用19.2MHzTCXO作为系统时钟输入。
表18.参数抖动产生 最小值典型值最大值单位 fREF=19.44MHz;fOUT=644.53MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 402 带宽：12kHz至20MHz 393 带宽：20kHz至80MHz 391 带宽：50kHz至80MHz 347 带宽：16MHz至320MHz 179 fREF=19.44MHz;fOUT=693.48MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 379 带宽：12kHz至20MHz 371 带宽：20kHz至80MHz 371 带宽：50kHz至80MHz 335 带宽：16MHz至320MHz 175 fREF=19.44MHz;fOUT=312.5MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 413 带宽：12kHz至20MHz 404 带宽：20kHz至80MHz 407 带宽：50kHz至80MHz 358 带宽：4MHz至80MHz 142 fREF=25MHz;fOUT=161.1328MHz;fLOOP=0.1HzHSTL驱动器 带宽：5kHz至20MHz 399 带宽：12kHz至20MHz 391 带宽：20kHz至80MHz 414 带宽：50kHz至80MHz 376 带宽：4MHz至80MHz 190 fREF=2kHz;fOUT=70.656MHz;fLOOP=0.1HzHSTL和/或3.3VCMOS驱动器 带宽：10Hz至30MHz 970 带宽：12kHz至20MHz 404 带宽：10kHz至400kHz 374 带宽：100kHz至10MHz 281 fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrmsfsrms fsrmsfsrmsfsrmsfsrms 测试条件/注释 系统时钟倍频器使能；高相位裕量模式使能；寄存器0x0405=0x20；寄存器0x0403=0x07；寄存器0x0400=0x81；如果列出多种驱动器类型，所有驱动器类型均在相同条件下测试，列出的值是抖动较高的值，不过不同驱动器类型的抖动差通常并不明显 Rev.A|Page15of92 AD9557 绝对最大额定值 表19.参数模拟电源电压(AVDD)数字电源电压(DVDD)数字I/O电源电压(DVDD3)模拟电源电压(AVDD3)最大数字输入电压存储温度范围工作温度范围引脚温度(焊接10秒)结温 额定值2V2V3.6V3.6V−0.5V至DVDD3+0.5V−65°C至+150°C−40°C至+85°C300°C150°
C 注意，超出上述绝对最大额定值可能会导致器件永久性损坏。
这只是额定最值，并不能以这些条件或者在任何其它超出本技术规范操作章节中所示规格的条件下，推断器件能否正常工作。
长期在绝对最大额定值条件下工作会影响器件的可靠性。
ESD警告 ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高能量ESD时，器件可能会损坏。
因此，应当采取适当的ESD防范措施，以避免器件性能下降或功能丧失。
Rev.A|Page16of92 引脚配置和功能描述 40DVDD339M338M237M136M035DVDD34DVDD33REFB32REFB31DVDD3 IRQ1SCLK/SCL2 SDIO/SDA3SDO4CS5 DVDD6AVDD7 XOA8XOB9AVDD10 PIN1INDICATOR AD9557 TOPVIEW(NottoScale) 30DVDD329REFA28REFA27SYNC26PINCONTROL25RESET 24AVDD23AVDD22AVDD21LF_VCO2 AD9557 AVDD11OUT112OUT113AVDD314OUT015OUT016AVDD17AVDD18AVDD319LDO_VCO220 09197-002 表20.引脚功能描述 引脚编号12 引脚名称IRQSCLK/SCL
3 SDIO/SDA
4 SDO
5 CS 6,34,357,10,22,23,248 DVDDAVDD XOA
9 XOB 11,17,1812 AVDDOUT1 1314,19 OUT1AVDD3 输入/输出OII/O OI III IIOOI NOTES1.THEEXPOSEDPADMUSTBECONNECTEDTOGROUND(VSS). 图
2.引脚配置 引脚类型3.3VCMOS3.3VCMOS3.3VCMOS 3.3VCMOS3.3VCMOS 电源电源 描述 中断请求线。
SPI模式下为串行编程时钟(SCLK)。
用于串行编程的数据时钟。
I2C模式下为串行时钟引脚(SCL)。
SPI模式下为串行数据输入/输出(SDIO)。
4线SPI模式下，数据通过此引脚写入。
3线模式下，数据读取和写入均通过此引脚进行。
此引脚没有内置上拉/下拉电阻。
I2C模式下为串行数据引脚(SDA)。
串行数据输出。
4线模式下利用此引脚读取数据。
此引脚没有内置上拉/下拉电阻。
默认3线模式下，此引脚为高阻态。
片选(SPI)，低电平有效。
对器件进行编程时，此引脚必须保持低电平。
在含有多个AD9557的系统中，利用此引脚可以对各AD9557进行编程。
此引脚内置一个10kΩ上拉电阻。
1.8V数字电源。
1.8V模拟电源。
差分输入 差分输入 电源HSTL、LVDS或1.8VCMOSHSTL、LVDS或1.8VCMOS电源 系统时钟输入。
XOA内置直流偏置，应通过0.01μF电容交流耦合，使用晶振时除外，这种情况下应在XOA和XOB上连接晶振。
单端1.8VCMOS也是一个选项，但如果占空比不是50%，可能会引入杂散。
XOA用作单端输入时，应将一个0.01μF电容从XOB连接到地。
互补系统时钟输入。
XOA的互补信号。
XOB内置直流偏置，应通过0.01μF电容交流耦合，使用晶振时除外，这种情况下应在XOA和XOB上连接晶振。
1.8V模拟(输出分频器和驱动器)电源。
互补输出
1。
该输出可以配置为HSTL、LVDS或单端1.8VCMOS。
输出
1。
该输出可以配置为HSTL、LVDS或单端1.8VCMOS。
LVPECL电平可以通过交流耦合和利用戴维宁等效端接实现，如“输入/输出端接建议”部分所述。
3.3V模拟电源。
Rev.A|Page17of92 AD9557 引脚编号15 引脚名称OUT0 输入/输出
O 16 OUT0
O 20 LDO_VCO2I 21 LF_VCO2 I/O 25 复位
I 26 PINCONTROLI 27 SYNC
I 28 REFA
I 29 REFA
I 30,31,40DVDD3
I 32 REFB
I 33 REFB
I 36,37,38,M0,M1,M2,I/O 39 M3 EP VSS
O 引脚类型HSTL,LVDS,1.8VCMOS,3.3VCMOSHSTL,LVDS,1.8VCMOS,3.3VCMOSLDO旁路 环路滤波器 3.3VCMOS 3.3VCMOS 3.3VCMOS 差分输入 差分输入电源差分输入 差分输入3.3VCMOS(启动时为三电平逻辑) 裸露焊盘 描述 互补输出
0。
该输出可以配置为HSTL、LVDS、单端1.8V或3.3VCMOS。
输出
0。
该输出可以配置为HSTL、LVDS、单端1.8V或3.3VCMOS。
LVPECL电平可以通过交流耦合和利用戴维宁等效端接实现，如“输入/输出端接建议”部分所述。
输出PLL环路滤波器的电压调节器。
应将一个0.47μF电容连接在此引脚与地之间。
该引脚还是集成输出PLL外部环路滤波器的交流接地基准。
输出PLL的环路滤波器节点。
应将一个外部6.8nF电容连接在此引脚与引脚20(LDO_VCO2)之间。
芯片复位。
当该低电平有效引脚置位时，芯片进入复位模式。
此引脚内置一个50kΩ上拉电阻。
引脚编程模式使能引脚。
启动期间拉高时，此引脚使能启动期间AD9557配置的引脚编程。
如果此引脚在启动期间为低电平，用户必须通过串行端口对器件进行编程，或者使用EEPROM中存储的值。
时钟分配同步引脚。
此引脚被激活时，输出驱动器保持静态，并且在此引脚发生低电平到高电平转换时同步。
此引脚内置一个60kΩ上拉电阻。
参考A输入。
该内部偏置输入通常为交流耦合，如此配置时，它可以接受单端摆幅高达3.3V的任何差分信号。
直流耦合时，输入可以是LVPECL、LVDS或单端CMOS。
互补参考A输入。
此引脚是引脚28的互补输入。
3.3V数字电源。
参考B输入。
该内部偏置输入通常为交流耦合，如此配置时，它可以接受单端摆幅高达3.3V的任何差分信号。
直流耦合时，输入可以是LVPECL、LVDS或单端CMOS。
互补参考B输入。
此引脚是引脚32的互补输入。
可配置I/O引脚。
这些引脚在启动时为三电平逻辑，用于在启动时通过引脚绑定输入和输出频率配置。
设置寄存器0x0200[0]=1时，这些引脚变为二电平逻辑，可以用于实现AD9557的状态和控制功能。
这些引脚内置一个30kΩ上拉电阻和一个30kΩ下拉电阻。
裸露焊盘必须连接到地(VSS)。
Rev.A|Page18of92 AD9557 09197-005 典型性能参数 fR=输入参考时钟频率；fO=输出时钟频率；fSYS=SYSCLK输入频率；fS=内部系统时钟频率；LF=所用的SYSCLKPLL内部环路滤波器。
除非另有说明，AVDD、AVDD3和DVDD为标称电源电压，fS=786.432MHz。
–60INTEGRATEDRMSJITTER(12kHzTO20MHz):296fs –70 –60INTEGRATEDRMSJITTER(12kHzTO20MHz):285fs –70 –80 –80 09197-003 PHASENOISE(dBc/Hz) PHASENOISE(dBc/Hz) –90 –90 –100 –100 –110 –110 –120 –120 –130 –130 –140 –140 –150 –150 –160
100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
3.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=622.08MHz， DPLL环路带宽=50Hz，fSYS=49.152MHz晶体 图
5.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=693.482991MHz，DPLL环路带宽=50Hz，fSYS=49.152MHz晶体 PHASENOISE(dBc/Hz) –60INTEGRATEDRMSJITTER(12kHzTO20MHz):320fs –70 –80 –90 –100 –110 –120 –130 –140 –150 –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
4.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=644.53125MHz， DPLL环路带宽=50Hz，fSYS=49.152MHz晶体 09197-004 PHASENOISE(dBc/Hz) –70INTEGRATEDRMSJITTER(12kHzTO20MHz):301fs –80 –90 –100 –110 –120 –130 –140 –150 –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
6.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=174.703MHz， DPLL环路带宽=1kHz，fSYS=49.152MHz晶体 09197-006 Rev.A|Page19of92 09197-010 AD9557 PHASENOISE(dBc/Hz) PHASENOISE(dBc/Hz) –80INTEGRATEDRMSJITTER(12kHzTO20MHz):302fs –90 –100 –110 –120 –130 –140 –150 –160 100 1k 10k 100k 1M 10M FREQUENCY
OFFSET(Hz) 图
7.绝对相位噪声(输出驱动器=3.3.VCMOS)，fR=19.44MHz，fO=161.1328125MHz， DPLL环路带宽=100Hz，fSYS=49.152MHz晶体 100M –70INTEGRATEDRMSJITTER(12kHzTO20MHz):308fs –80 –90 –100 –110 –120 –130 –140 –150 –160100 1k 10k 100k 1M 10M 100M FREQUENCYOFFSET(Hz) 图
8.绝对相位噪声(输出驱动器=HSTL)，fR=2kHz，fO=125MHz， DPLL环路带宽=100Hz，fSYS=49.152MHz晶体 –60INTEGRATEDRMSJITTER(12kHzTO20MHz):343fs –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 100 1k 10k 100k 1M 10M 100M FREQUENCY
OFFSET(Hz) 图
9.绝对相位噪声(输出驱动器=HSTL)，fR=25MHz，fO=1GHz， DPLL环路带宽=500Hz，fSYS=49.152MHz晶体 PHASENOISE(dBc/Hz) 09197-009 PHASENOISE(dBc/Hz) 09197-008 PHASENOISE(dBc/Hz) 09197-007 PHASENOISE(dBc/Hz) –60INTEGRATEDRMSJITTER(12kHzTO20MHz):393fs –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 10 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图10.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=644.53MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –60INTEGRATEDRMSJITTER(12kHzTO20MHz):371s –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 10 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图11.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=693.482991MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –70INTEGRATEDRMSJITTER(12kHzTO20MHz):404fs –80 –90 –100 –110 –120 –130 –140 –150 –160 10 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图12.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=312.5MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO 09197-011 09197-012 Rev.A|Page20of92 PHASENOISE(dBc/Hz) PHASENOISE(dBc/Hz) –70–80–90–100–110–120–130–140–150–160 10 INTEGRATEDRMSJITTER(12kHzTO20MHz):391fs 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图13.绝对相位噪声(输出驱动器=3.3VCMOS)，fR=19.44MHz，fO=161.1328125MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –70–80–90–100–110–120–130–140–150–160 10 INTEGRATEDRMSJITTER(12kHzTO20MHz):395fs 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图14.绝对相位噪声(输出驱动器=1.8VCMOS)，fR=2kHz，fO=70.656MHz， DPLL环路带宽=0.1Hz，fSYS=19.2MHzTCXO –60–70–80–90–100–110–120–130–140–150–160 10 INTEGRATEDRMSJITTER(12kHzTO20MHz):388fs 100 1k 10k100k1M 10M100M FREQUENCYOFFSET(Hz) 图15.绝对相位噪声(输出驱动器=HSTL)，fR=19.44MHz，fO=644.53MHz，fSYS=19.2MHzTCXO保持模式 09197-016 PEAK-TO-PEAKAMPLITUDE(V) 09197-118 09197-014 09197-013 DIFFERENTIALPEAK-TO-PEAKAMPLITUDE(V) 09197-117 DIFFERENTIALPEAK-TO-PEAKAMPLITUDE(V)01002003004005006007008009001000110012001300 09197-116 AD9557 2.01.91.81.71.61.51.41.31.21.11.0 FREQUENCY(MHz) 图16.幅度与反转率的关系，HSTL模式(LVPECL兼容模式) 1.0 0.9LVDSBOOSTMODE 0.8 0.7LVDSDEFAULT 0.6 0.5 0.40 100200300400500600700800FREQUENCY(MHz) 图17.幅度与反转率的关系，LVDS 3.53.3VCMOS 3.0 2.5 2.01.8VCMOS 1.5 1.00 50 100 150 200 250 300 FREQUENCY(MHz) 图18.幅度与反转率的关系，10pF负载，3.3V(强模式)和1.8VCMOS PHASENOISE(dBc/Hz) Rev.A|Page21of92 09197-122 AD9557 PEAK-TO-PEAKAMPLITUDE(V) POWER(mW) 3.5 3.0 2.5 2.0 1.5 1.0 0.5
0 0 10 20 30 40 50 60 70 80 FREQUENCY(MHz) 图19.幅度与反转率的关系，10pF负载，3.3V(弱模式)CMOS 75706560555045403530
0 250 500 750 1000 FREQUENCY(MHz) 1250 图21.功耗与频率的关系，LVDS模式，仅输出驱动器电源(引脚11和引脚17) 656055504540353025201510 50
0 100200300400500600700800FREQUENCY(MHz) 图20.功耗与频率的关系，HSTL模式，仅输出驱动器电源(引脚11和引脚17) POWER(mW) 09197-121 DIFFERENTIALAMPLITUDE(V) 09197-120 DIFFERENTIALAMPLITUDE(V) 09197-119 POWER(mW) 70 1.8VCMOSMODE 60 3.3VCMOSSTRONGMODE 3.3VCMOSWEAKMODE 50 40 30 20 10
0 0 50 100 150 200 FREQUENCY(MHz) 图22.功耗与频率的关系，CMOS模式，仅输出驱动器电源(引脚11和引脚17—1.8VCMOS模式， 或引脚19—3.3VCMOS模式)，一个CMOS驱动器 1.0 0.8 0.6 0.4 0.2
0 –0.2 –0.4 –0.6 –0.8 –1.0 –
1 0
1 2
3 4
5 TIME
(ns) 图23.输出波形，HSTL(400MHz) 0.40.30.20.1 0–0.1–0.2–0.3–0.4 –
1 0
1 2
3 4 TIME(ns) 图24.输出波形，LVDS(400MHz) 09197-123 09197-124 Rev.A|Page22of92 AMPLITUDE(V) AMPLITUDE(V) 3.4 3.0 2.6 2.2 1.8 1.4 1.0 2pFLOAD 0.6 10pFLOAD 0.2 –0.2–
1 0123456789101112131415TIME(ns) 图25.输出波形，3.3VCMOS(100MHz，强模式) 1.9 1.7 1.5 1.3 1.1 0.9 0.7 0.5 0.3 2pFLOAD 10pFLOAD 0.1 –0.1–10123456789101112131415 TIME(ns) 图26.输出波形，1.8VCMOS(100MHz) 3.2 2pFLOAD 10pFLOAD 2.8 2.4 2.0 1.6 1.2 0.8 0.4 0–55152535455565758595 TIME(ns) 图27.输出波形，3.3VCMOS(20MHz，弱模式) 09197-128 09197-127 LOOPGAIN(dB) 09197-126 LOOPGAIN(dB) AD9557 09197-129
3 0 –
3 –
6 –
9 –12 –15 –18–21–24–27–30 10 LOOPBW=100Hz;HIGHPHASEMARGIN;PEAKING:0.06dB;–3dB:69Hz LOOPBW=2kHz;HIGHPHASEMARGIN;PEAKING:0.097dB;–3dB:1.23kHz LOOPBW=5kHz;HIGHPHASEMARGIN;PEAKING:0.14dB;–3dB:4.27kHz 100 1k 10k FREQUENCYOFFSET(Hz) 100k 图28.100Hz、2kHz和5kHz环路带宽设置的闭环传递函数；高相位裕量环路滤波器设置(当环路带宽小于2kHz时，符合TelcordiaGR-253抖动传递测试要求)
3 0 –
3 –
6 –
9 –12 –15 –18 –21 –24 –27 –3010 LOOPBW=100Hz;NORMALPHASEMARGIN;PEAKING:0.09dB;–3dB:117Hz LOOPBW=2kHz;NORMALPHASEMARGIN;PEAKING:1.6dB;–3dB:2.69kHz 100 1k 10k FREQUENCYOFFSET(Hz) 100k 图29.100Hz和2kHz环路带宽设置的闭环传递函数；正常相位裕量环路滤波器设置 09197-230 AMPLITUDE(V) Rev.A|Page23of92 AD9557 输入/输出端接建议 0.1µ
F AD9557 AD9558 HSTLORLVDS 100Ω 0.1µ
F DOWNSTREAMDEVICE WITHHIGHIMPEDANCEINPUTANDINTERNAL DC-BIAS 图30.交流耦合LVDS或HSTL输出驱动器(100Ω电阻可以位于去耦电容的任一端， 应尽可能靠近目标接收器) 09197-130 AD9557AD9558 HSTLORLVDS Z0=50Ω SINGLE-ENDED(NOTCOUPLED) 100Ω Z0=50Ω LVDSOR1.8VHSTLHIGH-IMPEDANCE DIFFERENTIALRECEIVER 图31.直流耦合LVDS或HSTL输出驱动器
S AD9557AD9558 1.8VHSTL 0.1µ
F Z0=50Ω82Ω SINGLE-ENDED(NOTCOUPLED) 0.1µ
F Z0=50Ω127Ω 82Ω3.3V LVPECL 127Ω 图32.HSTL驱动器与3.3VLVPECL输入的接口(这种方法整合了针对双极性LVPECL接收器的 阻抗匹配和直流偏置。
如果接收器为自偏置，建议使用图30所示的端接方案。
) 09197-132 09197-131 10pF XOA 10MHz
TO50MHzFUNDAMENTALAT-CUTCRYSTALWITH 10pFLOADCAPACITANCE AD9557/AD9558 09197-133 10pF XOB 图33.晶振模式下的系统时钟输入(XOA、XOB)(显示建议CLOAD=10pF。
这里所示的10pF并联电容的值应等于晶体的CLOAD。
) 3.3VCMOSTCXO 300Ω 0.1µF150Ω 0.1µ
F XOA AD9557/AD9558 XOB 09197-134 图34.使用TCXO/OCXO时的系统时钟输入(XOA、XOB)，3.3VCMOS输出 Rev.A|Page24of92 开始使用 芯片电源监控器和启动 AD9557在上电时监控电源电压。
当DVDD3大于2.35V±0.1V且DVDD和AVDD大于1.4V±0.05V时，器件产生一个20ms复位脉冲。
上电复位脉冲为内部脉冲，与RESET引脚无关。
有了该内部上电复位序列，用户无需提供外部电源时序控制。
在该内部复位脉冲的上升沿后45ns内，M3至M0多功能引脚用作高阻抗数字输入，并且保持这种状态，直到将其编程为其它功能。
器件复位期间(通过上电复位脉冲或RESET引脚)，多功能引脚(M3至M0)用作高阻抗输入，但移除复位条件后，电平敏感的锁存器就会捕获多功能引脚上存在的逻辑模式。
复位/上电时的多功能引脚 AD9557要求用户为PINCONTROL引脚和M3至M0引脚提供所需的逻辑状态。
如果PINCONTROL为高电平，则器件处于硬引脚编程模式。
有关硬引脚编程的详细信息，请参阅“引脚编程功能描述”部分。
启动时，M3至M0引脚有三种选择：上拉、下拉和悬空。
如果PINCONTROL引脚为低电平，则M3至M0引脚决定下述配置： •复位之后，M1和M0引脚决定串行端口接口是否根据SPI或I2C协议工作。
具体来说，0x00选择SPI接口，任何其它值选择I2C端口。
M1和M0的三电平逻辑允许用户选择8个可能的I2C地址，详情见表24。
•M3和M2引脚选择加载8个可能的EEPROMProle中的哪一个，或者决定是否旁路EEPROM加载。
如果启动时M3和M2悬空，则旁路EEPROM加载，转而使用出厂默认设置(详情见表22)。
AD9557 使用寄存器设置文件对器件寄存器进行编程 评估软件提供一个编程向导和易用的图形用户界面，帮助用户根据所需的输入和输出频率确定DPLL、APLL和SYSCLK的最佳配置。
它产生扩展名为.STP的寄存器设置文件，可以利用文本编辑器轻松查看。
利用评估软件创建设置文件后，按照以下序列对AD9557编程一次：
1.寄存器0x0A01=0x20(设置用户自由振荡模式)。
2.寄存器0x0A02=0x02(使输出保持静态同步)。
(如果使用 DPLL锁相时同步或DPLL锁频时同步，应跳过此步。
参见寄存器0x0500[1:0]。
)
3.寄存器0x0405=0x20(清除APLLVCO校准)。
4.写入STP文件中地址0x0000到地址0x032E的寄存器值。
5.寄存器0x0005=0x01(更新所有寄存器)。
6.写入STP文件中的其余寄存器，从地址0x0400开始。
7.寄存器0x0405=0x21(下次I/O更新时校准APLL)。
8.寄存器0x0403=0x07(配置APLL)。
9.寄存器0x0400=0x81(配置APLL)。
10.寄存器0x0005=0x01(更新所有寄存器)。
11.寄存器0x0A01[5]=0b(清除用户自由振荡模式)。
12.寄存器0x0005=0x01(更新所有寄存器)。
寄存器编程概述 本部分概要说明AD9557中的各种寄存器模块，介绍这些模块的作用及重要性。
使用非默认值以实现最佳性能的寄存器为实现最佳性能，应将下列寄存器设置为以下所示值： •寄存器0x0405[7:4]=0x2•寄存器0x0403=0x07•寄存器0x0400=0x81 如果芯片版本(寄存器0x000A)等于0x21或更高的值，则此处所示值已是默认值。
Rev.A|Page25of92 AD9557 设置系统时钟和自由振荡调谐字系统时钟倍频器(SYSCLK)参数位于寄存器0x0100至寄存器0x0108，自由振荡调谐字位于寄存器0x0300至寄存器0x0303。
执行下列步骤以实现最佳性能：
1.设置系统时钟PLL输入类型和分频器值。
2.设置系统时钟周期。
系统时钟周期的设置非常重要， AD9557的许多子系统都依赖于此值。
3.设置系统时钟稳定性定时器。
强烈建议用户设置系统时 钟稳定性定时器，它在使用系统时钟倍频器的时候特别重要，而且也适合使用外部系统时钟源的情况，特别是将电源施加于AD9557后外部时钟源尚未完全稳定的时候。
系统时钟稳定性定时器指定器件认定系统时钟稳定之前，系统时钟PLL必须保持锁定的时间量。
默认值为50ms。
4.写入自由振荡调谐字。
数字PLL(DPLL)的自由振荡频率决定选择自由振荡模式时出现在APLL输入的频率。
自由振荡调谐字位于寄存器0x0300至寄存器0x0303。
为使APLL正确校准和锁定，自由振荡频率必须正确。
5.设置用户自由振荡模式(寄存器0x0A01[5]=1b)。
初始化和校准输出PLL(APLL)控制APLL的寄存器是寄存器0x0400至寄存器0x0408。
它是一个低噪声、整数N分频PLL，将DPLL输出(通常为175MHz至200MHz)倍频至3.35GHz至4.05GHz范围内的频率。
配置系统时钟并在寄存器0x0300至寄存器0x0303中设置自由振荡调谐字后，用户可以将手动APLLVCO校准位(寄存器0x0405[0])置
1，并执行I/O更新(寄存器0x0005[0])，这样就能执行APLLVCO校准。
VCO校准能够确保校准时，APLLVCO的控制电压位于其工作范围的中心。
校准APLLVCO时，必须注意以下几点： •系统时钟必须稳定。
•校准期间，30位DCO(数字控制振荡器)必须为APLLVCO提 供正确的频率。
•只要APLL频率改变，APLLVCO就必须重新校准。
•APLLVCO校准发生在手动APLLVCO校准位从低电平 变为高电平时，此位不是自清零位。
因此，启动下一次APLL校准之前，必须将此位清零(并执行I/O更新)。
•监视APLL校准是否成功的最佳方法是监视寄存器0x0D01的Bit2(APLL锁定)。
时钟分配输出编程APLL输出进入时钟分配模块。
时钟分配参数位于寄存器0x0500至寄存器0x0509，包括如下内容： •输出关断控制•输出使能(默认禁用)•输出同步•输出模式控制•输出分频器功能 更多信息参见“时钟分配”部分。
产生输出时钟如果寄存器0x0500[1:0]配置为通过DPLL相位或频率锁定实现自动时钟分配同步，时钟分配输出端将出现同步输出信号。
否则，应将软同步时钟分配位(寄存器0x0A02的位1)置1再清
0，或者使用多功能引脚输入(如果设置为可用)产生时钟分配同步脉冲，从而使时钟分配输出端出现同步输出信号。
多功能引脚编程(可选)仅当用户打算使用多功能引脚来指示状态或进行控制时，才需要执行这一步。
多功能引脚参数位于寄存器0x0200至寄存器0x0208中。
IRQ功能编程(可选)仅当用户打算使用IRQ功能时，才需要执行这一步。
IRQ监控寄存器位于寄存器0x0D02至寄存器0x0D09中。
如果IRQ屏蔽寄存器(寄存器0x020A至寄存器0x020F)中的目标位设为
1，当指示的事件发生时，寄存器0x0D02至寄存器0x0D07中的相应IRQ监控位就会设为
1。
使用IRQ清零寄存器(寄存器0x0A04至寄存器0x0A09)，或者将“清除所有IRQ”位(寄存器0x0A03[1])设为1b，可以清除各IRQ事件。
IRQ屏蔽寄存器为默认值时，不产生任何中断。
IRQ默认引脚模式为开漏NMOS。
看门狗定时器编程(可选)仅当用户打算使用看门狗定时器时，才需要执行这一步。
看门狗定时器控制位于寄存器0x0210和寄存器0x0211，默认禁用。
看门狗定时器可用于在固定的时间后产生IRQ。
将“清除看门狗定时器”位(寄存器0x0A03[0])设为1b时，该定时器复位。
Rev.A|Page26of92 数字锁相环(DPLL)编程DPLL参数位于寄存器0x0300至寄存器0x032E中，包括如下内容： •自由振荡频率•DPLL捕捉范围限值•DPLL闭环相位偏移•相位压摆率控制(用于无中断参考切换)•调谐字历史控制(用于保持操作) 参考输入编程参考输入参数位于寄存器0x0600至寄存器0x0602中。
有关设置这些功能的详细信息，请参阅“参考时钟输入”部分。
包括如下内容： •参考关断•参考逻辑系列•参考优先级 AD9557 参考Prole编程参考Prole参数位于寄存器0x0700至寄存器0x0766中。
AD9557评估软件包含一个向导，后者可以根据用户的输入频率计算这些值。
有关设置这些功能的详细信息，请参阅“参考Prole”部分。
包括如下内容： •参考周期•参考周期容差•参考验证定时器•高相位裕量环路滤波器系数的选择•DPLL环路带宽•参考预分频器(R分频器)•反馈分频器(N1、N2、N3、FRAC1和MOD1)•锁相和锁频检测器控制 产生参考采集完成寄存器编程后，用户可以将“用户自由振荡位”(寄存器0x0A01[5])清零，并执行I/O更新，利用寄存器0x0005[0]调用此前编程的所有寄存器设置。
设置这些寄存器后，DPLL锁定第一个可用且优先级最高的参考。
Rev.A|Page27of92 AD9557 工作原理 SYNC RESETPINCONTROLM0M1M2M3IRQ XOORXTAL XOFREQUENCIES10MHzTO180MHzXTAL:10MHzTO50MHz SPI/I2C REFAREFAREFBREFB SPI/I2CSERIALPORT EEPROM REGISTERSPACE ROMANDFSM MULTIFUNCTIONI/OPINS(CONTROLANDSTATUS READBACK) SYSTEMCLOCK PLL ÷
2 ÷2 REFMONITORINGAUTOMATICSWITCHING AD9557 RDIVIDER(20-BIT) 17-BITINTEGER ÷N1 FRAC1/MOD1 24b/24bRESOLUTION FREERUNTW DIGITALLOOPFILTER TUNINGWORDCLAMPANDHISTORY DIGITALPLL(DPLL) 30-BITNCODPFD ÷2×
2 PFD/CP÷N3LF RFDIVIDER1÷3TO÷11 MAX1.25GHz ÷M0 10-BITINTEGERDIVIDERS RFDIVIDER2 ÷M1 ÷3TO÷11 fOUT=360kHzTO1.25GHz ×2INTEGERDIVIDER ÷N2OUTPUTPLL(APLL)PFD/CPLF VCO23.35GHz TO4.05GHz OUT0OUT0 OUT1OUT1 2kHzTO1.25GHz 09197-135 LF_VCO2 图35.详细框图 概述 AD9557提供相位和频率与所选(活动)参考直接相关的时钟输出，但抖动特性由系统时钟、DCO和输出PLL(APLL)共同决定。
AD9557可支持两路参考输入，输入频率范围为2kHz至1250MHz。
该产品的内核是一个数字锁相环(DPLL)。
DPLL内置一个可编程数字环路滤波器，可以大大降低从所选参考传递到输出端的抖动。
AD9557支持手动和自动两种保持模式。
在保持模式下，只要系统时钟存在，AD9557就会持续提供输出。
保持输出频率是转变为保持状态之前的输出频率历史的时间平均值。
如果活动参考性能下降或者完全失效，器件可提供手动和自动参考切换功能。
AD9557还具有自适应时钟功能，允许在DPLL锁定期间改变DPLL分频比。
AD9557内置系统时钟乘法器、数字PLL(DPLL)和模拟PLL(APLL)。
输入信号首先进入DPLL，DPLL执行抖动清除和大部分频率转换工作。
DPLL提供一路30位数字控制振荡器(DCO)输出，该输出产生175MHz至200MHz范围内的信号。
DPLL输出进入模拟整数N分频PLL(APLL)，后者将该信号倍频至3.35GHz至4.05GHz范围内。
然后，该信号进入时钟分配部分，其中有两个3分频至11分频的RF分频器与10位整数(1分频至1024分频)通道分频器级联。
XOA和XOB输入为系统时钟提供输入。
这些引脚接受10MHz至600MHz范围内的参考时钟，或者可以将10MHz至50MHz晶振直接连在XOA和XOB输入上。
系统时钟为频率监控器、DPLL和内部开关逻辑提供时钟。
AD9557具有两个差分输出驱动器，每个驱动器都有一个专用10位可编程前置分频器。
每个差分驱动器都可以编程为单路差分CMOS输出或双路单端CMOS输出。
时钟分配部分的工作速率最高达1250MHz。
差分模式下，输出驱动器采用1.8V电源供电，性能卓越，且功耗非常低。
差分模式有两种：LVDS和1.8VHSTL。
在1.8VHSTL模式下，电压摆幅兼容LVPECL。
如果需要LVPECL信号电平，设计师可以对AD9557进行交流耦合输出，并在目标处使用戴维宁等效端接以驱动LVPECL输入。
在单端模式下，各差分输出驱动器可以提供两路单端CMOS输出：OUT0支持1.8V或3.3VCMOS操作；OUT1仅支持1.8V操作。
Rev.A|Page28of92 参考时钟输入 可以通过两对引脚访问参考时钟接收器。
为了支持上升沿和下降沿缓慢的输入信号，差分和单端输入接收器均采用迟滞。
迟滞还能确保断开或悬空的输入端不会引起接收器振荡。
配置为差分工作模式时，输入接收器支持交流或直流耦合的输入信号。
输入接收器能够接受直流耦合的LVDS信号和2.5V、3.3VLVPECL信号。
接收器内部直流偏置以处理交流耦合操作，但无内置50Ω或100Ω端接电阻。
配置为单端工作模式时，输入接收器具有45kΩ(典型值)的下拉电阻。
每个单端接收器有三种用户可编程的阈值电压范围可用。
参考监控器 输入参考监控器的精度取决于已知且精确的系统时钟周期。
因此，只有系统时钟稳定以后，参考监控器才能正常工作。
参考周期监控器各路参考输入都有一个专用监控器，用来不断地测量参考周期。
AD9557利用参考周期测量结果并根据寄存器映射的Prole寄存器区域中一组用户提供的参数，确定参考是否有效。
监控器的工作方式是比较特定参考输入的实测周期与指定给该参考输入的Prole寄存器中存储的参数。
这些参数包括参考周期、内容差和外容差。
参考周期由一个40位数值定义，单位为飞秒(fs)。
该40位范围允许输入最长1.1ms的参考周期。
内容差和外容差由一个20位数值定义。
寄存器中存储的值是容差规格的倒数。
例如，如果容差规格为50ppm，则寄存器值为1/(50ppm)=1/0.000050=20,000(0x04E20)。
两个容差值用于为监控器判断逻辑提供迟滞。
内容差适用于先前有故障的参考，指定该参考能表现出的最大周期容差，只有不超过该容差，它才能被认定为无故障。
外容差适用于已经无故障的参考，指定该参考能表现出的最大周期容差，只有超过该容差，它才能被认定为有故障。
为产生判断迟滞，内容差必须小于外容差。
也就是说，相比于无故障参考被认定为有故障，先前有故障的参考必须达到更为严格的要求，才会被认定为无故障。
AD9557 参考验证定时器每路参考输入都有一个专用验证定时器。
验证定时器决定先前有故障的参考必须保持无故障状态多长时间，才能被AD9557认定为有效。
验证定时器的超时时间可通过一个16位寄存器编程。
验证寄存器中存储的16位数代表毫秒(ms)时间，因而最长超时时间为65,535ms。
将验证定时器设为0b可以禁用它。
验证定时器禁用后，用户必须通过手动参考验证覆盖控制寄存器(地址0x0A0B)手动验证参考的有效性。
推翻参考验证的控制用户还能够参考验证逻辑，并可以迫使器件将无效参考视为有效参考，或者将有效参考视为无效参考。
这些控制位于寄存器0x0A0B至寄存器0x0A0D。
参考PROFILE AD9557的各路参考输入都有一个独立的Prole。
Prole由一组器件参数组成，如R分频器和N分频器等。
利用Prole，用户可以指定当某个输入参考变为选用参考时应当发挥作用的具体器件功能。
AD9557评估软件包含一个频率规划向导，可根据给定的输入和输出频率配置Prole参数。
用户不应更改当前正在使用的Prole，否则可能会引起无法预测的后果。
更改Prole之前，用户可以选择自由振荡或保持模式，或者使参考输入无效。
参考切换 AD9557的一个颇具吸引力的特性是其巧妙的参考切换功能。
参考切换功能的灵活性源于可用寄存器控制的精致的优先级算法。
这种方案使得用户能够最大限度地控制状态机以处理参考切换。
主要参考切换控制位于环路模式寄存器(地址0x0A01)中。
通过REF切换模式位(寄存器0x0A01的位[4:2])，用户可以选择参考切换状态机的五种工作模式之
一，如下所示： •自动恢复模式•自动非恢复模式•带自动回退的手动模式•带保持的手动模式•全手动模式(无自动保持) Rev.A|Page29of92 AD9557 在自动模式下，一个基于优先级的全自动化算法选择哪一个参考是所用参考。
当设置为自动模式时，器件选择优先级最高的有效参考。
如果两个参考的优先级相同，则REFA优先于REFB。
然而，参考位置只是用来决定何者优先，并不启动参考切换。
下面概要说明这五种工作模式： •自动恢复模式。
器件选择优先级最高的有效参考，当有优先级更高的参考可用时，即使当前使用的参考仍然有效，器件也会切换到优先级更高的参考。
这种模式会忽略用户参考。
•自动非恢复模式。
只要当前选定的参考有效，即使有优先级更高的参考可用，器件也会一直使用当前参考。
这种模式会忽略用户参考。
•带自动回退的手动模式。
只要用户参考有效，器件就会一直使用它。
如果用户参考变为无效，器件将根据优先级算法选择优先级最高的参考输入。
•带保持的手动模式。
用户参考一直是活动参考，直到变为无效。
此时，器件自动进入保持模式。
•无保持的手动模式。
无论有效与否，用户参考都一直是活动参考。
用户也可以通过用户保持和用户自由振荡寄存器控制位，迫使器件直接进入保持或自由振荡工作模式。
在自由振荡模式下，自由振荡频率调谐字寄存器决定自由振荡输出频率。
在保持模式下，输出频率取决于保持控制设置(参见“保持”部分)。
相位补偿参考切换AD9557支持相位补偿参考切换，该术语是指这样一种参考切换：原参考与新参考的相位差异被完全屏蔽。
也就是说，发生相位补偿切换时，输出端几乎检测不到相位变化。
数字PLL(DPLL)内核 DPLL概述AD9557的DPLL内核如图36所示。
这款第二代DPLL中的鉴频鉴相器、反馈路径、锁定检测器、相位偏移和相位压摆率限制均以数字方式实现。
DPLL信号链的起点是参考信号fR，即参考输入的频率。
一个参考预分频器将该信号的频率降低R+1整数倍，其中R是相应Prole寄存器中存储的20位值，并且0≤R≤1,048,575。
因此，R分频器的输出频率(或时间数字转换器TDC的输入频率)为： fTDC=Rf+R1 09197-136 SYSTEMCLOCK FROMREF INPUTMUX ÷N1 RDIVIDER(20-BIT) FRAC1/MOD1 17-BIT24-BIT/24-BITINTEGERRESOLUTION 30-BITNCODPFD FREERUNTW ×
2 DIGITALLOOP+FILTER TUNINGWORDCLAMP ANDHISTORY 图36.数字PLL内核 TOAPLLFROMAPLL TDC对R分频器的输出进行采样。
TDC/PFD产生一个时间序列的数字字，并将其提供给数字环路滤波器。
数字环路 滤波器具备下列优势： •根据数值系数而非分立器件值确定滤波器响应•无模拟器件(R/L/C)，不存在老化引起的容差变化•没有与模拟器件相关的热噪声•没有与模拟器件相关的控制节点漏电流(传统模拟PLL的 输出频谱中的参考馈通杂散源之一) 数字环路滤波器在输出端产生一个时间序列的数字字，并将其提供给一个Σ-Δ调制器(SDM)的频率调谐输入端。
来自环路滤波器的数字字引导DCO频率在频率和相位上锁定输入信号(fTDC)。
DPLL内置一个反馈分频器，后者使数字环路以整数加小数的倍数方式工作。
DPLL的输出为： 其中，N1是相应Prole寄存器(REFA的寄存器0x0715至寄存器0x0717)中存储的17位值，FRAC1和MOD1分别是小数反馈分频器模块的24位分子和分母。
反馈分频器的小数部分可以通过设置FRAC1=0而旁路，但MOD1不得为
0。
为获得最佳性能，DPLL输出频率通常为175MHz至200MHz。
TDC/PFD鉴频鉴相器(PFD)是一个全数字模块，它比较TDC的数字输出(与活动参考沿有关)与反馈模块输出的数字字。
PFD利用数字代码泵和数字积分器(而不是传统的电荷泵和电容)产生误差信号，以引导DCO频率达到相位锁定状态。
Rev.A|Page30of92 可编程数字环路滤波器 AD9557环路滤波器是一个三阶数字IIR滤波器，与图37所示的三阶模拟环路相似。
R3 C1R2 C3 C2 09197-015 图37.三阶模拟环路滤波器 AD9557环路滤波器模块采用简化的架构，用户将所需的环路特性直接输入Prole寄存器。
这种架构使得大多数情况下没有必要计算单个系数，同时仍然具有充分的灵活性。
AD9557具有两个预设数字环路滤波器：高(88.5°)相位裕量和正常(70°)相位裕量。
高相位裕量的环路滤波器系数存储在寄存器0x0317至寄存器0x0322中，正常相位裕量的环路滤波器系数存储在寄存器0x0323到寄存器~0x032E中。
高相位裕量环路滤波器设计用于闭环传递函数不得有0.1dB以上峰化的应用。
寄存器0x070E的位0选择ProleA使用哪个滤波器，寄存器0x074E的位0选择ProleB使用哪个滤波器。
ProleA的环路带宽在寄存器0x070F到寄存器0x0711中设置，ProleB的环路带宽在寄存器0x074F到寄存器0x0751中设置。
这两种预设条件应当涵盖了AD9557的所有目标应用。
遇到必须修改这些条件的特殊情况时，可直接联系ADI公司以获得计算这些参数的工具。
DPLL数字控制振荡器自由振荡频率AD9557使用一个Σ-Δ调制器(SDM)作为数字控制振荡器(DCO)。
DCO自由振荡频率可通过下式计算： 其中，FTW0为寄存器0x0300至寄存器0x0303中的值，而fSYS为系统时钟频率。
有关计算系统时钟频率的信息，请参见“系统时钟”部分。
自适应时钟AD9557可以支持异步映射和解映射等自适应时钟应用。
在这类应用中，输出频率可以在标称输出频率的±100ppm范围内动态调整，而不需要手动中断DPLL环路并对器件重新编程。
仅REFA支持此功能，REFB则不支持。
该功能使用下列寄存器： •寄存器0x0717(DPLLN1分频器)•寄存器0x0718至寄存器0x071A(DPLLFRAC1分频器)•寄存器0x071B至寄存器0x071D(DPLLMOD1分频器) AD9557 写入这些寄存器后，要使新值生效，必须将0x01写入寄存器0x0005以执行I/O更新。
要对输出频率进行微调，用户可以改变FRAC1，然后执行I/O更新。
仅使用FRAC1调整输出频率的好处是DPLL不会短暂进入保持模式。
因此，FRAC1位的更新速度可以像DPLL的鉴相器频率一样快。
写入N1和MOD1分频器可以大幅度改变输出频率。
检测到N1或MOD1值发生变化时，AD9557会自动短暂进入保持模式，然后退出，对输出频率无干扰。
这会限制输出频率的更改速度。
必须注意，频率调整量以±100ppm为限，如果超出该范围，输出PLL(APLL)需要重新校准。
变化幅度可以大于±100ppm，不过AD9557在极端温度下保持锁定的能力可能会受到影响。
还必须记住的是，输出频率的更改速率取决于DPLL环路带宽。
DPLL锁相检测器DPLL内置一个全数字锁相检测器。
用户通过Prole寄存器控制该鉴相器的阈值灵敏度和迟滞。
锁相检测器的工作原理与浴盆添排水相似(参见图38)。
浴盆的总容量为4096单位，−2048表示无水，0表示50%加满，+2048表示全满。
浴盆还有一个保护机制以防溢流。
此外，浴盆在−1024处有一个低水位标志，在+1024处有一个高水位标志。
要改变水位，用户可以用添水桶加水或用排水桶排水。
用户通过Prole寄存器中的8位填充速率值和流失速率值指定添水桶和排水桶的大小。
PREVIOUSSTATE LOCKED UNLOCKED 2048 10240 –1024 FILLRATE DRAINRATE LOCKLEVELUNLOCKLEVEL –2048 图38.锁定检测器框图 浴盆中的水位就是锁定检测器用来确定锁定和失锁条件的标准。
当水位低于低水位标志(−1024)时，检测器就会指示失锁条件。
相反，只要水位高于高水位标志(+1024)，检测器就会指示锁定条件。
如果水位介于高低标志之间，检测器将保持最后的条件。
图38形象地显示了这一概念，同时以一个例子说明了瞬时水位(垂直)与时间(水平)的关系以及相应的锁定/失锁状态。
09197-017 Rev.A|Page31of92 AD9557 在任何给定的PFD周期，检测器要么用添水桶加水，要么用排水桶排水(二者必居其
一，但不可能同时发生)。
是添水还是排水，取决于用户指定的阈值。
锁相阈值为Prole寄存器中存储的16位值，单位为皮秒(ps)。
因此，锁相阈值范围为0ns至±65.535ns，代表PFD输出端的相位误差幅度。
锁相检测器比较PFD输出端的各相位误差样本与设定的相位阈值。
如果相位误差样本的绝对值小于或等于设定的相位阈值，则检测器控制逻辑命令向浴盆添一桶水。
反之，则从浴盆舀出一桶水。
注意，决定添水还是排水的不是相位误差样本的极性，而是其相对于相位阈值的幅度。
如果添水次数多于排水次数，浴盆中的水位最终会上升到高水位标志(+1024)以上，从而导致锁相检测器指示锁定。
如果排水次数多于添水次数，浴盆中的水位最终会下降到低水位标志(−1024)以下，从而导致锁相检测器指示失锁。
阈值、添水速率和排水速率由用户指定，因此用户可以根据与输入参考信号相关的时序抖动统计特性定制锁相检测器的操作。
注意，只要AD9557进入自由振荡或保持模式，DPLL锁相检测器就会指示失锁状态。
然而，当AD9557执行参考切换时，转换期间会保留切换前锁定检测器的状态。
DPLL锁频检测器锁频检测器的工作原理与锁相检测器的工作原理相同，唯一的区别是添水或排水判断取决于DPLL的参考与反馈信号之间的周期偏差，而不是PFD输出端的相位误差。
锁频检测器使用一个24位频率阈值寄存器，单位为皮秒(ps)。
因此，频率阈值的范围是从0μs到±16.777215μs，它代表DPLL输入端的参考与反馈信号之间的周期相差幅度。
例如，如果参考信号为1.25MHz，反馈信号为1.38MHz，则周期差异约为75.36ns(|1/1,250,000−1/1,380,000|≈75.36ns)。
频率箝位AD9557DPLL具有数字调谐字箝位功能，确保DPLL输出频率一直处于指定范围内。
该功能非常有用，在参考输入时钟无法预测的情况下，它可以防止器件发生不良行为。
调谐字箝位功能还能确保APLLVCO频率始终处于调谐范围内，从而保证APLL永不失锁。
频率调谐字历史AD9557能够记录DPLL数字环路滤波器输出产生的调谐字样本的历史，方法是定期计算用户指定时间间隔内的平均调谐字值。
保持模式期间会使用该平均调谐字，以便在没有输入参考的情况下维持平均频率。
环路控制状态机 切换当环路控制器从一个输入参考直接切换到另一个输入参考时，即发生切换。
AD9557处理参考切换的过程如下：短暂进入保持模式，加载新DPLL参数，然后立即恢复。
但在切换期间，AD9557会保留锁定检测器的状态，以免出现虚假失锁指示。
保持DPLL的保持状态通常用在没有任何输入参考的时候，不过用户也可以手动启用保持模式。
在保持模式下，输出频率保持恒定。
AD9557在保持模式下的精度取决于器件编程和是否有调谐字历史可用。
从保持状态恢复在保持模式下，当有效参考可用时，器件退出保持工作模式。
环路状态机将DPLL恢复为闭环操作，锁定选定的参考，并根据活动参考的Prole设置安排所有环路参数的恢复。
注意，如果用户保持位设为
1，则当有效参考可用时，器件不会自动退出保持模式。
不过，用户保持位(寄存器0x0A01的位6)清0后，器件就可以自动恢复。
Rev.A|Page32of92 系统时钟(SYSCLK) 系统时钟输入 功能描述SYSCLK电路提供一个低抖动、稳定的高频时钟，供芯片其余部分使用。
XOA和XOB引脚连接到SYSCLK内部倍频器。
SYSCLK倍频器可以通过连接XOA和XOB输入引脚上的晶体谐振器，或者连接一个低频时钟源来合成系统时钟。
系统时钟输入的最佳信号是50MHz范围内的晶振，或者幅度为1Vp-p的交流耦合方波。
系统时钟周期为使AD9557能够精确测量输入参考信号的频率，用户必须将系统时钟周期输入系统时钟周期寄存器(寄存器0x0103至寄存器0x0105)，单位为纳秒(ns)。
系统时钟详解SYSCLK输入信号有两条内部路径：低频非晶体(LF)和晶体谐振器(XTAL)。
系统时钟使用TCXO对于LF路径很常见。
要求50Hz以下DPLL环路带宽或保持模式下具有高稳定性的应用需要TCXO。
作为这些应用的49.152MHz晶振的备选方案，AD9557参考设计采用19.2MHzTCXO，它提供出色的保持稳定性以及低抖动与低杂散成分的良好特性组合。
连接到XOA和XOB引脚的1.8V差分接收器自偏置约1V的直流电平，强烈建议使用交流耦合。
使用3.3VCMOS振荡器时，必须利用一个分压器将输入高电压降至1.8V或以下。
3.3VCMOSTCXO连接到系统时钟输入的详情参见图34。
通过非晶体输入路径，用户可以提供LVPECL、LVDS、1.8VCMOS或正弦波低频时钟，然后由集成的SYSCLKPLL升频。
LF路径处理3.5MHz至100MHz的输入频率。
然而，当使用正弦波输入信号时，最好使用20MHz以上的频率。
否则，因此出现的低压摆率可能会导致噪声性能不达标。
注意，非晶体路径包括一个可选的2倍频率乘法器，可使SYSCLKPLL的输入频率加倍，并降低PLL带内噪声。
然而，为了避免超过150MHz的最大PFD速率，2倍频率乘法器仅在输入频率低于75MHz时才有效。
非晶体路径还包括一个输入分频器(M)，其分频比可设置为1、2、4或
8。
分频器的作用是将PLL的输入频率限制在150MHz(最大PFD速率)以下。
AD9557 XTAL路径用于连接XOA和XOB引脚上的晶体谐振器(通常为10MHz到50MHz)。
一个内部放大器提供感应振荡所需的负电阻。
内部放大器要求一个最大动态电阻为100Ω的AT切割基频模式晶振。
以下晶振(按字母顺序列出)可以满足这些标准。
ADI公司并不保证它们能够配合AD9557工作，也不偏向任何一家晶振供应商。
AD9557参考设计使用49.152MHz晶振，它是一种高性能、低杂散成分、易于获得的晶振。
•AVX/KyoceraCX3225SB•ECSECX-32•Epson/TSX-3225•FoxFX3225BS•NDKNX3225SA•SiwardSX-3225•SuntsuSCM10B48-49.152MHz 系统时钟倍频器 SYSCLKPLL倍频器采用整数N分频设计，集成VCO。
借助该倍频器，可以将低频时钟输入转换为所需的系统时钟频率fSYS(750MHz至805MHz)。
SYSCLKPLL倍频器接受3.5MHz至600MHz的输入信号，但超过150MHz的频率需要使用系统时钟P分频器，以确保符合最大PFD速率(150MHz)限制。
PLL内置一个反馈分频器(N)，其分频值可以在4到255的范围内设置。
其中：fOSC是XOA和XOB引脚处的频率。
sysclk_Ndiv是寄存器0x0100中存储的值。
sysclk_Pdiv是寄存器0x0101[2:1]的设置所决定的系统时钟P分频器。
如果使用系统时钟乘法器，sysclk_Ndiv的值应为原始值的一半。
系统时钟乘法器具有一个简单的锁定检测器，后者可以比较参考沿与反馈沿之间的时间差。
SYSCLK乘法器未锁定的最常见原因是SYSCLK输入的占空比不是50%，与此同时启用了系统时钟倍频器。
Rev.A|Page33of92 AD9557 系统时钟稳定性定时器参考监控器能否正常工作取决于系统时钟是否处于已知频率，因此激活监控器之前，系统时钟必须保持稳定。
初始上电时，系统时钟状态未知，因此视为不稳定。
器件经过编程后，系统时钟PLL(如已使能)最终锁定。
检测到稳定的工作条件时，定时器就会在系统时钟稳定性周期寄存器中存储的持续时间内运行。
在此等待期间的任何时候，如果条件遭到破坏，定时器就会复位并中止，直到稳定条件重新建立。
指定的时间结束后，AD9557报告系统时钟状态稳定。
Rev.A|Page34of92 输出PLL(APLL) 输出PLL(APLL)的框图如图39所示。
INTEGERDIVIDER÷N2 OUTPUTPLLDIVIDER(APLL) FROMDPLL PFD CP LF VCO2 TOCLOCKDISTRIBUTION 3.35GHzTO4.05GHz LFCAP 09197-138 图39.输出PLL功能框图 APLL将DPLL的输出上变频至3.35GHz到4.05GHz范围，同时还对DPLL输出进行噪声滤波。
APLL参考输入为DPLL的输出。
反馈分频器为整数分频器。
环路滤波器与一个外部6.8nF电容部分集成。
此PLL的标称环路带宽为250kHz，相位裕量为68度。
评估软件中包括的频率向导配置APLL，用户无需更改APLL设置。
然而，可能存在这样的特殊情况，即用户希望调整APLL环路带宽以满足特定相位噪声要求。
更改APLL环路带宽的最简单方法是调整寄存器0x0400中的APLL电荷泵电流。
APLL
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