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CAST(Y/D)V1.2_Draft
-----------------------------------------------------------------------------------------------------------本报告为
AnalogDevicesInc.(ADI)中国技术支持中心专用，ADI可以随时修改本报告而不用通知任何使用本报告的人员。
如有任何问题请与china.support@联系。
------------------------------------------------------------------------------------------------------------ 目
录 1ADI公司锁相环产品概述........................................................................................................................3 2
PLL主要技术指标....................................................................................................................................6 2.1 相位噪声
....................................................................................................................................6 2.2 参考杂散
....................................................................................................................................7 2.3 锁定时间
....................................................................................................................................9 3
应用中常见问题......................................................................................................................................10 3.1 PLL
芯片接口相关问题..........................................................................................................10 3.1.1
参考晶振有哪些要求？我该如何选择参考源？...........................................................10 3.1.2请详细解释一下控制时序，电平及要求。
...................................................................11 3.1.3
控制多片PLL芯片时，串行控制线是否可以复用......................................................12 3.1.4请简要介绍一下环路滤波器参数的设置.......................................................................12 3.1.5
环路滤波器采用有源滤波器还是无源滤波器？...........................................................13 3.1.6PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？......................13 3.1.7如何设置电荷泵的极性？...............................................................................................14 3.1.8
锁定指示电路如何设计？...............................................................................................14 3.1.9
PLL对射频输入信号有什么要求？...............................................................................16 3.1.10
PLL芯片对电源的要求有哪些？..................................................................................16 3.1.11
内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？..............................16 3.2 PLL芯片性能相关问题..........................................................................................................18 3.2.1
锁相环输出的谐波..........................................................................................................18 3.2.2
锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？.......................18 3.2.3为何我测出的相位噪声性能低于ADIsimPLL仿真预期值?
.......................................19 3.2.4锁相环锁定时间取决于哪些因素？如何加速锁定？...................................................20 3.2.5为何我的锁相环在做高低温试验的时候，出现频率失锁？.......................................21 3.2.6非跳频（单频）应用中，最高的鉴相频率有什么限制？...........................................21 3.2.7频繁地开关锁相环芯片的电源会对锁相环有何影响？...............................................21 3.2.8在使用ADIsimPLL过程中发现有的芯片有1/f噪声指标，而有的没有，请问1/f噪 声指什么？......................................................................................................................................21 3.2.9
在使用ADF4150HV时，RF输出级可以通过硬件或软件进行使能或非使能选择。
为 了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为0A？此外，当RF输 出级非使能时，RF输出分频部分是否也同时被非使能了？.....................................................22 3.2.10使用ADF4350做宽频本振，输出不同频点测量功率不同，是否正常？.................22 3.2.11在小数N分频频率合成器中，什么是整数边界杂散？如何避免？..........................22 3.2.12使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这是为什么？.22 3.2.13使用ADF4107做本振，参考输入分别为10MHz正弦波和方波，发现使用方波时， 本振输出信噪比要比正弦波时好10dB左右，请问是怎么回事？............................................24 3.3 PLL的调试步骤......................................................................................................................25 3.3.1
使用ADF7012单片收发芯片，通过其中PLL模块，输入11.0592MHz，想要得到输 出162.2016MHz，但是正常配置并设计环路滤波器后没有输出？...........................................26 3.3.2使用ADF4350，硬件按照评估板电路搭建，软件参照参考代码及使用评估板软件生 成控制字，仍不能锁定，请问是为什么？...................................................................................26 3.3.3
使用ADF4158进行锯齿波扫频工作，但输出只有点频，并不扫频，请问可能是什
1 么原因？..........................................................................................................................................28 3.4 为您的设计选择合适的
PLL芯片.........................................................................................30 3.4.1
评价PLL频率合成器噪声性能的依据是什么？..........................................................30 3.4.2小数分频的锁相环杂散的分布规律是什么？...............................................................30 3.4.3
到底用小数分频好还是整数分频好？...........................................................................30 3.4.4
ADI提供的锁相环仿真工具ADIsimPLL支持哪些芯片，有什么优点？.................31 3.4.5使用ADF4350，但是数据手册中描述温度变化有可能导致失锁。
请问我的设计要应 用在温度变化比较大的环境下，是否适用？...............................................................................32 3.4.6ADF4360-7频率输出范围为300-1800MHz，请问1500-1800MHz频率范围， ADF4360-7该如何使用，L值该如何选取？...............................................................................32 3.5 PLL
的几个特殊应用..............................................................................................................34 3.5.1
分频–获得高精度时钟参考源.....................................................................................34 3.5.2
PLL，VCO闭环调制，短程无线发射芯片..................................................................34 3.5.3PLL，VCO开环调制......................................................................................................34 3.5.4
解调..................................................................................................................................34 3.5.5
时钟净化----时钟抖动（jitter）更小..............................................................................34 3.5.6
时钟恢复（ClockRecovery）.........................................................................................35 4
参考资料..................................................................................................................................................36
2 1
ADI公司锁相环产品概述 ADI是高性能模拟器件供应商，在锁相环领域已有十多的的设计经验。
到目前为止，ADI的ADF系列锁相环产品所能综合的频率可达8GHz，几乎能够涵盖目前所有无线通信系统的频段。
ADF系列PLL频率合成器不仅包括整数分频，小数分频VCO外置产品，还包括集成了VCO的产品，从而大大简化您的设计，降低系统成本。
整数分频PLL小数分频PLL单环PLL双环PLL集成VCO的PLL快速锁定PLL高电压电荷泵PLL
3 ADI公司已经发布产品 输出频率型号 (Min) AD809 10MHz ADF4001ADF4002ADF4002-EPADF4007ADF4106ADF4107ADF4108ADF4110ADF4111ADF4112ADF4113ADF4113HVADF4116ADF4117ADF4118ADF4150ADF4150HVADF4153ADF4154ADF4156ADF4157ADF4158ADF4193ADF4206ADF4207ADF4208ADF4210ADF4211ADF4212ADF4212LADF4213ADF4216ADF4217ADF4217L 10MHz 10MHz10MHz10MHz10MHz10MHz10MHz10MHz 输出频率(Max) 155.52MHz 120MHz 300MHz325MHz200MHz200MHz200MHz200MHz200MHz 参考输入频率(Max)(MHz) 19.44 1043003002403002502501041041041041501001001002502502502502503002603004040401151151151151154040110 射频输入频率(Max) 射频预分频器模值 供电电流 (mA) 9.72MHz 200MHz400MHz400MHz7.5GHz 6GHz7GHz8GHz550MHz1.2GHz3GHz4GHz4GHz550MHz1.2GHz3GHz4.4GHz4.4GHz4GHz4GHz6GHz6GHz6.1GHz3.5GHz550MHz1.1GHz2GHz1.2GHz2GHz2.7GHz2.4GHz3GHz1.2GHz2GHz3GHz 17 4.5
5 5 16/17,32/33,64/65,8/9 13 16/17,32/33,64/65,8/9 13 16/17,32/33,64/65,8/9 13 16/17,32/33,4/5,64/65,8/9 15 16/17,32/33,64/65,8/9 4.5 16/17,32/33,64/65,8/9 4.5 16/17,32/33,64/65,8/9 6.5 16/17,32/33,64/65,8/9 11 16/17,32/33,64/65,8/9 16.5 8/9 4.5 32/33 4.5 32/33 6.5 1,16,2,4,
8 40 1,16,2,4,
8 40 4/5,8/9 12 4/5,8/9 12 4/5,8/9 26 23 25 4/5,8/9 68 32/33,64/65 9.5 32/33,64/65 16.5 32/33,64/65 14 16/17,32/33,64/65,8/9 11.5 16/17,32/33,8/9 15 16/17,32/33,64/65,8/9 11.5 16/17,32/33,64/65,8/9 12 16/17,32/33,8/9 20 32/33,64/65 18 32/33,64/65 21 32/33,64/65
7 供电电压 4.5to5.5V 2.7to5.5V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V,3V2.7to3.3V,3V3.2to3.6V 5V5V5V2.7to5.5V2.7to5.5V2.7to5.5V2.7to5.5V2.7to5.5V3.0to3.6V3.0to3.6V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V5V5V5V5V5V5V2.7to5.5V5V5V5V5V
4 ADF4218 40 ADF4218L 110 ADF4219L 110 ADF4251 150 ADF4252 150 ADF4350 137.5
MHz4.4GHz 250 ADF4360-
0 2.4GHz2.725GHz 250 ADF4360-12.05GHz2.45GHz 250 ADF4360-21.85GHz2.15GHz 250 ADF4360-
3 1.6GHz 1.95GHz 250 ADF4360-41.45GHz1.75GHz 250 ADF4360-
5 1.2GHz 1.4GHz 250 ADF4360-61.05GHz1.25GHz 250 ADF4360-
7 350MHz 1.8GHz 250 ADF4360-
8 65MHz 400MHz 250 ADF4360-
9 1.1MHz 200MHz 250 2.5GHz3GHz3GHz3GHz3GHz 32/33,64/6532/33,64/6532/33,64/65 4/5,8/94/5,8/94/5,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/9 16/17,8/9 16/17,32/33,8/9 25.6 5V
7 5V
7 5V 13 3V 12 2.7to3.3V 27 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 3.0to3.6V,3.335
V 35 3.0to3.6V 23 3.0to3.6V
5 2PLL主要技术指标 2.1相位噪声 对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通常定义1kHz频率偏移）1-Hz的带宽上的功率，单位为dBc/Hz@offsetfrequency。
锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO的贡献很小。
相位噪声的测量需要频谱分析仪。
注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响，并且频谱仪要具有MarkerNoise的功能，这样可以直接从频谱仪上得到MarkerNoise（PN）的值，如果没有MarkerNoise的功能，则需要通过Marker在指定偏移处测量噪声的值，然后再通过公式（MKRNoise=MKRValue-10logRBW）得出相噪值。
高端的频谱分析仪或相位噪声测试仪往往可以直接给出单边带相位噪声。
相位噪声是信号在频域的度量。
在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC应用中会严重恶化采样数据的信噪比，尤其是当ADC模拟前端信号的频率较高时，更是要求低抖动的时钟。
图1形象地描述了时钟抖动。
图1相位噪声和时钟抖动时钟抖动可以通过相位噪声积分得到，具体实现如下：计算从给定的起始频率偏移处到结束频率（通常定义为两倍输出频率）偏移处的相位噪声和
A，单位为dBc；对A进行取对数操作；求相位抖动均方值（rmsphasejitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。
图
2.时钟抖动与相位噪声和白噪声之间的关系
6 2.2参考杂散 锁相环中最常见的杂散信号就是参考杂散。
这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。
在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。
锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。
环路滤波器对其进行积分产生稳定的控制电压。
图3环路锁定时，PLL电荷泵电流输出波形 当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。
当鉴相频率较高时，由电荷泵的交替电流（源电流Isource和汇电流Isink）引起的杂散占主要地位。
二者频率的界定。
一般地，若电荷泵漏电流为1nA，电荷泵电流为1mA，电荷泵电流的失配在4%时，交界频率大约为100k~200kHz。
当电荷泵处于三态的时候（绝大部分时间是如此），电荷泵的漏电流是杂散的主要来源。
电荷泵漏电流经过环路滤波器形成控制电压，以调谐VCO，这样就相当于对VCO进行调频（FM），反映在VCO的输出，就会出现杂散信号。
电荷泵漏电流越大，鉴相频率越低，这种参考杂散越大。
在鉴相频率相等的条件下，电荷泵的漏电流与电荷泵电流的比值越大，由电荷泵漏电流引起的参考杂散会越大。
ADI的PLL产品漏电流大部分在1nA左右的水平上。
为了对电荷泵漏电流引起的杂散有个清楚地认识，这里给出一些仿真波形。
仿真条件如下：ADF4106，输出频率1GHz，鉴相频率25kHz，三阶无源滤波器，带宽2.5Hz，相位裕度45度，VCO模型为SirenzaVCO190-1000T。
参考晶振模型10MHz。
电荷泵漏电流1nA。
LeakageSpursat1.00GHz 0-10-20-30-40-50-60-70-80-90-100-110-120 -250-200-150-100-50050100150200250OffsetFrequency(kHz) 图4当环路滤波器变窄到1kHz后可以看到对这种杂散的衰减效果如下。
7 SpurLevel(dBc) SpurLevel(dBc) LeakageSpursat1.00GHz
0 -20 -40 -60 -80 -100 -120-250-200-150-100-50050100150200250OffsetFrequency(kHz) 图
5 当电荷泵工作时，电荷泵的交替脉冲电流是杂散的主要来源。
定义电荷泵源电流（Sourcecurrent）与 汇电流（Sinkcurrent）的失配程度。
()Mismatch%=Isource−Isink()Isource+Isink ×100%。
2 杂散增益的定义， ()SpurGain = 20•log Kφ •
Z s •KVCO f=fspur ss=j•2•π•fspur
8 2.3锁定时间 锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。
频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。
例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。
容许的频率误差分别为90Hz和180Hz。
PLL频率合成器必须在小于1.5个时隙（GSM的一个时隙是577us）内达到锁定。
锁定时间还需要另外一个指标来度量，即PLL频率合成器输出达到给定相位误差范围所用的时间。
图6是ADI提供的一种测量相位锁定的方法，该方法利用ADI的增益/相位联合检波器AD8302实现。
图
6.相位锁定时间测量的一种方法测量锁定时间的另一种方法是使用频谱仪，将频谱仪span调整为
0，即观察时域信号。
如从频率f1跳变到频率f2，将频谱仪频率调整到f2后将span设置为
0。
将扫描时间设置为与锁定时间相当的数量级，例如50us，100us等；并设置频谱仪Trigger为Video，门限可设置为-30dBm或-40dBm。
控制PLL输出从f1到f2跳变，这是可在频谱仪上观察到输出锁定的时域变化曲线。
9 3应用中常见问题 3.1PLL芯片接口相关问题 3.1.1参考晶振有哪些要求？我该如何选择参考源？ 波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求<2ppm。
这里给出几种参考的稳定性指标和相位噪声指标。
名称 频率范围（MHz）频率稳定度 相位噪声 价格 （ppm） dBc/Hz@10kHz 普通晶体振荡器SPXO 1~100 +/-10~+/-100 低 压控晶体振荡器 1~60 +/-1~+/-50 VCXO 温度补偿晶体振荡器 1-60 +/-0.1~+/-
5 TCXO 压控振荡器
VCO 宽 -110 恒温控制晶体振荡器 10~20 0.0005~0.01 -150,-120@10Hz 非常高 OCXO 频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，功率最小为-5dBm，这相当于转换速率（slewrate）为22.6V/us，峰峰值为360mV的正弦波。
具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转换速率SlewRate=dv/dt|max=2*pi*f*Vp。
那么我们来考察功率为-5dBm（50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为 SlewRate=dv/dt|max=2*pi*f*Vp=22.6V/us所以，只要REFIN功率满足要求，并且输入信号的转换速率高于22.6V/us，REFIN可以工作在低于20MHz的条件下。
具体实现是，一个转换时间为146ns的3.3VCMOS输入可以很容易的满足该项要求。
总的来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手册上给出的最低频率限制。
在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。
在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。
普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。
10 3.1.2请详细解释一下控制时序，电平及要求。
ADI的所有锁相环产品控制接口均为三线串行控制接口。
如图7所示。
要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。
图7PLL频率合成器的串行控制接口（3WireSerialInterface）控制接口由时钟CLOCK，数据DATA，加载使能LE构成。
加载使能LE的下降沿提供起始串行数据的同步。
串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。
注意到时序图中有两种LE的控制方法。
SPI控制接口为3V/3.3VCMOS电平。
另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。
特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。
图8控制信号的产生，可以用MCU，DSP，或者FPGA。
产生的时钟和数据一定要干净，过冲小。
当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。
如果毛刺无法避免，可以在数据线和时钟线 11 上并联一个10~47pF的电容，来吸收这些毛刺。
3.1.3控制多片PLL芯片时，串行控制线是否可以复用 一般地，控制PLL的信号包括：CE，LE，CLK，DATA。
CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。
多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。
3.1.4请简要介绍一下环路滤波器参数的设置 ADIsimPLLV3.3使应用工程师从繁杂的数学计算中解脱出来。
我们只要输入设置环路滤波器的几个关键参数，ADIsimPLL就可以自动计算出我们所需要的滤波器元器件的数值。
这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。
计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。
闭环增益的转折频率就是环路带宽。
相位噪声图上，该点对应于相位噪声曲线的转折频率。
如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
Phase(deg) Gain(dB) 6040200-20-40-60-80-100-120-140 1k Amplitude OpenLoopGainat1.00GHz Phase0 -20 -40 -60 -80 -100 -120 -140 -160 -180 10k 100k 1M 10M Frequency(Hz) Phase(deg)Gain(dB) 200-20-40-60-80-100-120-140 1k ClosedLoopGainat1.00GHz Amplitude Phase
0 -20 -40 -60 -80 -100 -120 -140 -160 -180 10k 100k 1M 10M Frequency
(Hz) PhaseNoise(dBc/Hz) -60-70-80-90-100-110-120-130-140-150-160 1k PhaseNoiseat1.00GHz TotalLoopFilterChipRefVCO 10k 100k 1M 10M Frequency(Hz) 12 图
9 3.1.5环路滤波器采用有源滤波器还是无源滤波器？ 有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比 采用无源滤波器的PLL输出差。
因此在设计中我们尽量选用无源滤波器。
其中三阶无源滤波器是最常 用的一种结构。
PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器 积分后的最大控制电压低于Vp或者接近Vp。
如果VCO/VCXO的控制电压在此范围之内，无源滤波 器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。
在对环路误 差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标： 低失调电压（LowOffsetVoltage）[通常小于500uV] 低偏流（LowBiasCurrent） [通常小于50pA] 如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2,AD797,AD820/2,AD8510/2,AD8605/6,AD8610/20,AD8651/2,OP162/262,OP184/284,OP249, OP27 3.1.6PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ 选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。
选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。
从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。
形成与VCO的输出阻抗匹配。
下图中ABC三点功率关系。
B，C点的功率比A点小6dB。
FromVCOA18R ToRFoutput 18R
B ToNDivider 18R
C 5050 图10 13 如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。
如果负载是75欧，那么匹配电路无需改动，ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。
图11ADF4360-7输出匹配电路3.1.7如何设置电荷泵的极性？在下列情况下，电荷泵的极性为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为负。
PLL分频应用，滤波器为无源型。
即参考信号直接RF反馈分频输入端，VCO反馈到参考输入的情况。
3.1.8锁定指示电路如何设计？PLL锁定指示分为模拟锁定指示和数字锁定指示两种 图12鉴相器和电荷泵原理图数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3
(5)次，那么PLL就会给出数字锁定指示。
14 Phase_Error=leakage_current×TPFDIcp 数字锁定指示的工作频率范围：通常为5kHz~50MHz。
在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。
在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。
所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。
图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
图13模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。
我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
71516AVddDVddVp 6FinA5FinB CP2 VSupplyV+FoutGnd ReferenceTCXO10 Rset5.10k ADF4106/ADF4107 8RefIn 10CE 13LE12Data11Clock MUXOUT14 1Rset Gnd9 GndGndGnd349 C14.99nF R1 R2 328 671 C267.9nF C32.23nF R201.00k C20250p R21160k LockDetectOut Ct47.0pF VCOVCO190-1000T LockDetectOutput 3.0 2.5 2.01.5 LDOutput(V) 1.0 NotesADF4106:
1.VpistheChargePumppowersupply2.Vp>=Vdd3.CEmustbeHIGHtooperate4.TSSOPpinoutsshown5.Consultmanufacturer'sdata sheetforfulldetails 500.0m 00 50100150200250300350400450500Time(us) 图14误锁定的一个条件：参考信号REFIN信号丢失。
当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。
解决方法是使用模拟锁定指示。
当VCXO代替VCO时，PLL常常失锁的原因。
15 以ADF4001为例说明。
VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。
这样VCXO需要的电流必须由PLL来提供。
PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。
在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差 =VCXO_current×TPFD=40uA×500ns=16ns Icp 1.25mA 16ns>15ns，所以，数字锁定指示为低电平。
解决方法
1，使用模拟锁定指示。
解决方法
2，使用更高的电荷泵电流来减小静态相位误差。
增大环路滤波器电容，使放电变缓。
3.1.9PLL对射频输入信号有什么要求？ 频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的SlewRate满足要求。
例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slewrate=314V/us。
如果您的输入信号频率低于500MHz，但功率满足要求，并且slewrate大于314V/us，那么ADF4106同样能够正常工作。
通常LVDS驱动器的转换速率可以很容易达到1000V/us。
SlewRate=dv/dt|max=2*pi*f*Vp=314V/us 3.1.10PLL芯片对电源的要求有哪些？ 要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。
具体实现如下： 在电源引脚出依次放置0.1uF，0.01uF，100pF的电容。
最大限度滤除电源线上的干扰。
大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。
下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。
不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
2.2uF0.1uF0.01uF1000pF100pf 图15另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。
3.1.11内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？VCO的中心频率由下列三个因素决定。
1.VCO的电容CVCO，
2.由芯片内部BondWires引入的电感 16 LBW，
3.外置电感LEXT。
即 fO=2π
1 CVCO×(LINT+LEXT) 其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO的输出中心频率。
VCO的控 制灵敏度在相应的数据手册上给出。
作为一个例子，图14和图15给出了ADF4360-7的集成VCO特 性。
图16.ADF4360-7VCO输出中心频率与外置电感的关系. 图17.ADF4360-7VCO的灵敏度与外置电感的关系电感的选取，最好选用高Q值的。
Coilcraft公司是不错的选择。
市面上常见的电感基本在1nH以上。
更小的电感可以用PCB导线制作。
这里给出一个计算PCB引线电感的简单公式，如图16所示。
图18导线电感的模型 17 3.2PLL芯片性能相关问题 3.2.1锁相环输出的谐波 一般地，锁相环的输出都会包含基波的谐波分量。
下图为ADF4360-7输出400MHz时的2nd，3rd和4th谐波分量，在芯片资料中一般都会给出这些指标。
因为与基波离得比较远，所以用一个低通滤波器就可以很好地滤除掉。
图19 3.2.2锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ 参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。
锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。
这四部分贡献项可以用公式来表示。
()G
2 1G
2 1 STOT= S2REF + SN2 •1+GH +SCP2 •
K 2•1+ GH + S2VCO •1+
2，GH d 图20锁相环相位噪声贡献项模型 18 对SREF2+SN2来说，系统闭环增益1+GGH为低通特性，所以在环路带宽内，参考输入的相位噪声和 N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪， 因为参考源并未变化）。
同样对SCP2来说，它对系统的相位噪声的影响也取决于系统的闭环增益
G，与前面第一项的不同之处是，它还受限于电荷泵的增益
K，所以在环路的带宽内，电荷泵 1+GH d 的相位噪声也很重要。
对S2项来说，它对系统的相位噪声的影响取决于
1，而1 VCO 1+GH1+GH 的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。
如下图所示。
绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。
红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。
粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。
黑色实线为合成的相位噪声输出。
NOISEREDUCTIONBYLOOP PLLNOISE TOTALNOISE VCONOISE REFNOISE LOGSCALE 图21减小相位噪声的措施：
（1）增大鉴相频率（N变小）
（2）缩小环路带宽（限制噪声）
（3）增大电荷泵电流（Kd）
（4）参考晶振选用更低噪声的产品。
如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振，电荷泵的电流，PLLCorePowerLevel。
3.2.3为何我测出的相位噪声性能低于ADIsimPLL仿真预期值?
目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。
新推出的PLL该性能可能会更低。
他们能够综合出低相噪的频率。
然而要真正实现低相噪的频率，需要考虑很多的因素。
ADIsimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的： PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
19 环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是：PLL或者VCO的电源直接来源于三端稳压器件。
如果对指标要求不是很严格，这样的条件下也 许能够正常工作，但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。
PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
电源退耦不够。
电路设计匹配不好，尤其是射频输入口。
电路板布局布线问题。
锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？ 来源
（1）PLL本身引入的杂散。
以鉴相频率为间隔的杂散，这时锁相环中最常见的杂散信号。
来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。
小数分频锁相环的固有杂散。
（2）外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，手机，附近功率放大器。
参考晶体（晶振）串扰。
措施，
（1）良好的电源退耦
（2）良好的布局布线
（3）环路滤波器的阶数更高，带宽更窄。
（4）提高鉴相频率，使得参考杂散落在环路带宽以外。
（5）本振源板加屏蔽壳以屏蔽外界串扰 3.2.4锁相环锁定时间取决于哪些因素？如何加速锁定？ 定性分析：设初始频率f1，终止频率f2，频率跳变量fjump=f1−f2，频率锁定误差容限ftol，环路 带宽BW。
锁定时间LT。
环路带宽直接决定了锁定时间。
环路带宽越大，锁定时间越短，反之，锁定时间越长。
频率跳变的大小决定锁定时间。
频率跳变越大，锁定时间越长，反之，越短。
但是应该指出，如果频 率跳变量和频率误差按等比例变化，那么锁定时间相等。
最佳锁定时间
LT需要45~48度的相位裕度。
所定时间的经验公式： LT ≈ 400 •1−log ftol （s） BW 10fjump 加速环路锁定的方法：
（1）增大环路带宽。
环路带宽与锁定时间是一对矛盾。
设计工程师需要对其作出折衷选择。
增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。
如果增大环路带宽到大于鉴相频 率的五分之
一，环路可能变得不稳定，并导致彻底失锁。
（2）增大鉴相频率。
鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤 20 波器的充放电，到达预定的控制电压，有效减小锁定时间。
需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。
（3）采用两个锁相环，乒乓式工作。
两个频率之间采用高速开关进行切换。
（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。
（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（DielectricAbsorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。
（6）避免控制电压工作在地和电荷泵电压Vp附近。
相应于输出频率的控制电压最好在Vp/2附近。
3.2.5为何我的锁相环在做高低温试验的时候，出现频率失锁？ 高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。
先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40~+85度。
3.2.6非跳频（单频）应用中，最高的鉴相频率有什么限制？ 如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。
数据手册都提供 了最高鉴相频率的值，另外，只要寄存器中
B>
A，并且B>
2，就可能是环路锁定。
通常最高频率的限制是： F=VcoOutputFrequency PFD P2−
P 这里P为预分频计数器的数值。
ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴 相频率上。
3.2.7频繁地开关锁相环芯片的电源会对锁相环有何影响？ 不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。
如果产品要求如此，则可使用芯片资料中提到的“CEpinmethod”来对芯片进行上电和下电。
3.2.8在使用ADIsimPLL过程中发现有的芯片有1/f噪声指标，而有的没有，请问1/f噪声指什么？ 有些PLL芯片，例如ADF4002，常用很高的鉴相频率，使用中发现在相位噪声中会有附加的额外成分，这就是1/f噪声。
因此，在ADIsimPLL中，将1/f噪声成分加入了小数N分频和一些高性能的整数N分频锁相环芯片中。
1/f噪声由电荷泵产生，但作为特色地仅见于当鉴相频率大于10MHz的应用中。
21 3.2.9在使用ADF4150HV时，RF输出级可以通过硬件或软件进行使能或非使能选择。
为了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为0A？此外，当RF输出级非使能时，RF输出分频部分是否也同时被非使能了？ 当将输出级关闭时，这部分的电流消耗为0A。
但是当PDBrf管脚浮空，CE置低时，这部分的电流消耗为10uA。
PDBrf管脚通常是置高的。
当输出级被非使能时，输出分频部分仍然正常工作，因为分频部分通过对Multiplexer/FeedbackSelectBit编程用来锁定环路的。
无论通过硬件管脚设置还是通过设置寄存器4的DB5设置，将输出级非使能，这部分的电流消耗均为0A。
3.2.10使用ADF4350做宽频本振，输出不同频点测量功率不同，是否正常？由于输出幅频特性，造成输出功率不同是正常的。
但不同频率输出功率不用相差过大，且与输出功率设定值不应相差过大，建议您可以参考数据手册中的OUTPUTMATCHING章节，先通过LC网络，不同输出频点处搭建不同输出窄带匹配网络，检验各频点输出功率是否正常，再换为电阻宽带匹配网络进行测量。
3.2.11在小数N分频频率合成器中，什么是整数边界杂散？如何避免？小数杂散的一个产生机制是RFVCO频率与基准参考频率的交互作用。
当这些频率不是整数关系时（小数N分频频率合成器的点），杂散边带将以一定的偏移频率出现在VCO输出频谱上，该偏移频率一般为整数倍数的参考频率和VCO频率之间的拍频或差频相对应。
这些杂散由环路滤波器予以衰减，在靠近基准频率整数倍数的通道上表现的更为明显；对于这些通道，差频率可能位于环路滤波器带宽以内，“整数边界噪声”的名称由此而来。
因此，小数N分频频率器应尽量合理选择MOD值和鉴相频率，使输出频率避免为1/MOD和（MOD-1）/MOD频率点。
3.2.12使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这是为什么？问题具体描述如下：使用ADF4350产生3.45GHz本振信号，输入时钟是10MHz，参考时钟使用10MHz信号源和温补晶振时杂散和相噪正常，当参考输入是GPS信号时输出杂散和相噪很大， 22 温补晶振：图22 信号源：图23 GPS信号：图24请问是什么问题？从您的波形图看，晶振和信号源均为交流耦合输入。
而GPS为直流耦合输入。
建议您在参考输入端加一个耦合电容，将输入变为交流耦合形式。
您可以按照数据手册中给出参考输 23 入电路图进行设计。
图253.2.13使用ADF4107做本振，参考输入分别为10MHz正弦波和方波，发现使用方波时，本振输出 信噪比要比正弦波时好10dB左右，请问是怎么回事？请先确定参考输入正弦波和方波的信噪比差别。
另外，参考输入对输入频率，输入幅度以及压摆率（SlewRate）均有要求，在参考输出入相同频率和幅度情况下，方波压摆率要大于正弦波压摆率，因此，通常也建议参考输入使用方波，而不是正弦波。
24 3.3PLL的调试步骤 A您能控制PLL芯片了么？，R分频和N分频配置好了么？检查方法，PowerDown观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。
时序要正确。
控制电平要兼容。
这一步是基础。
SPI口可以用MCU，DSP，或者FPGA提供。
B您的晶振输出功率有多大？VCO的输出功率有多大？功率要满足输入灵敏度的要求。
参考计数器和反馈计数器不会错误工作。
C您的PFD鉴相极性是正还是负？具体设置详见鉴相器极性设置。
（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负） D您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？确保VCO的控制电压在预期的范围之内。
E您的PLL环路带宽和相位裕度有多大？为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。
45度的相位裕度，可以确保环路是稳定的。
对于有输入而没有输出；输出为宽频范围内扫频；输出为稳定单一频率，但输出频率不是想要的输出频率。
上面这三种常被问到的问题是锁相环仍处于失锁状态下的现象。
对于处于失锁状态下锁相环电路的调试，可从硬件和软件两方面着手。
硬件方面，应该先测量锁相环芯片供电电压是否正常，如果是外部独立VCO，还应检查VCO供电电压是否正常。
参考输入部分，可在锁相环REFin管脚使用示波器测量输入波形，确保参考输入信号正常进入REFin管脚，并应注意满足数据手册中REFin对输入频率（InputFrequency）和输入幅度（InputSensitivity）的要求，一般参考输入除了对输入幅度有要求外，还对压摆率有要求，因此参考输入最好使用方波而不是正弦波。
还应注意参考输入的方式，一般为交流耦合输入。
在VCO输入，环路滤波器输出端口，可用示波器测量压控电压是否正常。
对于锁相环芯片MUXOUT管脚可以帮助检测芯片状态，其中比较常用的是DLD（DigitalLockDetect），RCounterOutput，NCounterOutput。
DLD当锁定时应为高电平。
RCounterOutput和NCounterOutput用示波器测量应为方波脉冲，脉冲频率应为鉴相频率。
环路滤波器可以使用ADIsimPLL软件，输入相关参数可以帮助用户设计出基本外围电路，使用方便，可以从ADI官方网站免费下载。
软件方面，需要注意的是寄存器写入顺序往往是要求的，需要参考数据手册中INITIALIZATIONSEQUENCY章节。
可以通过示波器检测写入时隙，与数据手册中进行对比检查。
最后要检查的是寄存器设置值，评估板的软件往往可以在不连接评估板硬件的情况下独立使用，因此可以通过评估板软件帮助计算寄存器控制字。
但有一点需要注意，在评估板软件给出寄存器控制字后，建议将此控制字与实际设计对比检查一下。
也可参考ADI关于锁相环芯片相关参考代码。
相关代码可以从ADI网站下载，或联系ADI客服中心进行索取。
25 3.3.1使用ADF7012单片收发芯片，通过其中PLL模块，输入11.0592MHz，想要得到输出162.2016MHz，但是正常配置并设计环路滤波器后没有输出？ 除前面讲述的调试步骤外，还有一点需要注意。
ADF7012内部VCO后有一个编程可控分频器。
见下图： 图26原图请详见数据手册中，第16页Figure35。
AnoutputdividerisaprogrammabledividerfollowingtheVCOinthePLLloop.ItisusefulwhenusingtheADF7012togeneratefrequenciesof<500MHz.当ADF7012输出频率小于500MHz时，要用到此分频器。
Forfrequenciesbetween130MHzand270MHz,itismendedtooperatetheVCOatfourtimesthedesiredoutputfrequencyandusethedivide-by-4option.频率130MHz到270MHz，一般用4分频。
分频控制字为： 此段控制字在R分频器的寄存器中设置。
具体请见数据手册中第16页-第24页。
这部分是常被忽略的，请您参考一下是否写了此分频器的分频字段。
3.3.2使用ADF4350，硬件按照评估板电路搭建，软件参照参考代码及使用评估板软件生成控制字，仍不能锁定，请问是为什么？ 问题具体描述：使用ADF4350做宽带频率综合器，输出频率范围为174-240MHz，环路滤波器使用ADIsimPLL辅助设计产生，寄存器控制字使用ADF4350评估板软件辅助设计，输出不锁定，请见下频谱仪测量截图和寄存器写入值。
26 图27图28 寄存器写入值为：Reg_0=0x03FE0010;Reg_1=0x08008039;Reg_2=0x1A04D742;Reg_3=0x000004B3;Reg_4=0x00C0E03C;Reg_5=0x00400005; 图29 27 请问是什么原因导致锁相环不锁定？ADF4350评估板软件可以在不连接评估板硬件的情况下独立使用，这样方便用户进行寄存器控制字设计。
但是需要用户在软件给出控制字后与实际设置进行对比。
根据您的应用和寄存器控制字，您将寄存器2（REG2）的DB8写为“0”。
而数据手册中描述如下：SettingDB8to1enablesinteger–Ndigitallockdetect,whentheFRACpartofthedivideris0;settingDB8to0enablesfractional–Ndigitallockdetect.根据您的设计，以及寄存器0（REG0）的写入字，小数部分分频是使用的，因此此比特应为“0”。
相应地，寄存器2（REG2）的DB7应为“1”。
您可以参考数据手册中第18页和第19页关于寄存器2（REG2）功能描述。
3.3.3使用ADF4158进行锯齿波扫频工作，但输出只有点频，并不扫频，请问可能是什么原因？可能是以下一些问题造成的输出为点频，而不是扫频。
首先请注意Register0的DB31设置，置1为RampON。
还有就是Register3的【DB11：DB10】，这两个比特是Ramp模式的选择。
Ramp共有4种基本模式。
分别是SingleRampBurst，SingleSawtoothBurst，SawtoothRamp和TriangularRamp模式。
图30 图31 图32 28 图33如果选成SingleRampBurst模式的话，在频谱上只有一次变化从f1到f2，在频谱仪可能会看到固定在f2上的频率；如果选成SingleSawtoothBurst模式的话，在频谱上f1变化到f2，再回到f1，在频谱仪可能会看到固定于f1上的频率。
29 3.4为您的设计选择合适的PLL芯片 3.4.1评价PLL频率合成器噪声性能的依据是什么？ PLL频率合成器的噪声基底（PhaseNoiseFigureofMerit）（PNSYNTH）是一个重要依据。
该指标是将 鉴相频率，反馈分频系数归一化后的相位噪声指标。
PLL频率合成器输出的相位噪声PNTOTAL与鉴相频率FPFD以及反馈分频系数N之间的关系是 PNTOTAL=PNSYNTH+20logN+10logFPFD 改写该方程， PNSYNTH=PNTOTAL−20logN−10logFPFD 我们可以从噪声基底得出期望输出频率的带内相位噪声。
另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。
ADF4xxx系列PLL产品的漏电流典型值为1nA。
3.4.2小数分频的锁相环杂散的分布规律是什么？小数分频的锁相环由于应用在工作的鉴相频率较高，所以其参考杂散也会分布到偏离载波很远的位置上，环路滤波器可以进行有效抑制。
所以在实际使用中，这种参考杂散可以不予考虑。
但是由于反馈 中引入了小数，特定的小数部分也会引起相应的杂散。
其分布规律如下。
设小数部分的分母为DEN：
（1）一阶分数杂散。
最大的杂散为分子为1或者DEN−
1，其次，第二大杂散为Floor(DEN/2) 和DEN−Floor(DEN/2)，再次，第三杂散的分子为Floor(DEN/3)和 DEN−Floor(DEN/3)…，注意，如果DEN/M正好为整数，那么分子为DEN/M和 DEN−DEN/M处的杂散为
0。
（2）二阶分数杂散。
最大杂散分布在分子为2和DEN−2处。
（3）高（k）阶分数杂散。
最大杂散分布在分子为k和DEN−k处。
注：这里Floor是去小数取整的意思。
k阶杂散分布在偏离中心频率k•fPFD处。
DEN 3.4.3到底用小数分频好还是整数分频好？从相噪性能上看，小数分频锁相环可以工作在较高的鉴相频率，分频系数N小，在较小信道间隔的应用中，与整数分频的锁相环相比，可以获得较好的带内相位噪声。
这时，小数分频的锁相环是首选。
但是如果是单频或者信道间隔很大（>几百kHz）的应用，小数分频的这种低相噪优势并不明显。
整数分频的锁相环同样可以达到高鉴相频率，低相噪的目的，甚至会超过小数分频的锁相环。
另外也需要考虑由于采用了杂散补偿电路，所以该电路会增加环内的相位噪声。
从杂散性能上看，在较小的信道间隔（<10kHz）上，小数分频锁相环远远好于整数分频锁相环，原因 30 是，较小的鉴相频率条件下，由电荷泵漏电流引起的杂散较大。
在较大的信道间隔（>1MHz）上，小
数分频的锁相环的杂散性能也会比整数分频的锁相环好。
在中等的信道间隔（10kHz，1MHz）上，二者表现出差不多的杂散性能。
一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。
小数分频的锁相环需要良好的频率规划，以避开大的杂散出现。
所以使用起来，难度较大。
整数分频的锁相环就没有这种限制，容易使用。
从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。
小数分频锁相环因为需要额外的杂散补偿，需要更大的功耗。
小数分频锁相环相比整数分频，价格较高。
3.4.4ADI提供的锁相环仿真工具ADIsimPLL支持哪些芯片，有什么优点？ADIsimPLL目前的版本为3.3。
支持所有ADFxxx系列的锁相环产品，包括独立的PLL频率合成器和短程无线收发模块ADF70xx系列产品以及ADRF系列集成PLL的混频器和调制、解调器芯片。
还没有提供DDS和PLL混合产品（如AD9956，AD9858）的模型。
优点：ADIsimPLL大大简化了锁相环设计，这要输入给定条件下的参数（参考输入频率，鉴相频率，输出频率，VCO控制灵敏度，环路带宽，相位裕度，锁定指示方式，环路滤波器的类型等），ADIsimPLL就可以方便的计算出环路滤波器的参数值。
设计工程师只需要选择最接近的电阻电容就可以轻松完成设计。
ADIsimPLL可以给出输出的相位噪声曲线以及锁相环路各个组成部分的相位噪声曲线。
只要所设置的模型接近实际的元器件参数，就能保证总的合成相位噪声与实际测试值相吻合。
ADIsimPLL提供计算
P，A，
B，R计数器的值，以方便寄存器的配置。
ADIsimPLL可以提供设计工程师所设计的低通环路滤波器的开环和闭环幅频，相频响应。
确保设计的系统具有足够的相位裕度，使得系统稳定。
在ADIsimPLLV3.0中，菜单选项中的Tools-ChipProgramming选项中，可以看到
R，A，B的值。
图34 31 3.4.5使用ADF4350，但是数据手册中描述温度变化有可能导致失锁。
请问我的设计要应用在温度 变化比较大的环境下，是否适用？问题具体描述：ADF4350数据手册中描述如下：Infixedfrequencyapplications,theADF4350VTUNEmayvarywithambienttemperatureswitchingfromhottocold.Inextremecases,thedriftcausesVTUNEtodroptoaverylowlevel(<0.25V)andcancauselossoflock.ThisesanissueonlyatfundamentalVCOfrequencieslessthan2.95GHzandatambienttemperaturesbelow0°
C.Incasessuchasthese,iftheambienttemperaturedecreasesbelow0°C,thefrequencyneedstobereprogrammed(R0updated)toavoidVTUNEdroppingtoalevelcloseto0V.ReprogrammingthepartchoosesamoresuitableVCOband,andthusavoidsthelowVTUNEissue.Anyfurthertemperaturedropsofmorethan20°C(below0°C)alsorequirefurtherreprogramming.Anyincreasesintheambienttemperaturedonotrequirereprogramming.我的设计要工作在低于0°C温度下，是否可以使用ADF4350，对于失锁有没有什么办法处理？当ADF4350的VCO工作于2.2-2.95GHz时，VTUNE会在周围温度降到0度以下时发生漂移，导致失锁。
但是对于跳频等应用，由于需要重新编程过程，因此不会影响使用。
因此，以下几种情况下，可以使用ADF4350，不会出现因温度过低变化而导致失锁的情况：
1，频率不断变化的应用
2，VCO工作频段不在2.2-2.95GHz的应用（需要注意，例如1.25GHz，为2.5GHz/2得到，因此 也属于此频段）
3，外部温度不低于0度，低于0度可以进行重新编程的应用。
因此可以看到，数据手册中描述的在低温度下工作导致失锁的情况仅出现在一些特殊的应用中，在大部分应用中，这都不会造成问题。
另外，如果用户要工作在低温度环境，且输出2.2-2.95GHz固定频率的应用中，可以通过LD管脚对锁定检测特性，使LD管脚对MCU进行触发控制，失锁时触发MCU重新对R分频器进行编程，保证锁相环锁定。
3.4.6ADF4360-7频率输出范围为300-1800MHz，请问1500-1800MHz频率范围，ADF4360-7该如 何使用，L值该如何选取？问题具体描述：ADF4360-7频率输出范围为300-1800MHz，但是数据手册上CHOOSETHECORRECTINDUCTANCEVALUE章节中图24频率范围只画到1500MHz，请问1500-1800MHz频率范围，ADF4360-7该如何使用，L值该如何选取？对于高于1500MHz频率的电感选择，您可以通过公式或软件两种方法来计算。
例如，工作于1700MHz。
根据数据手册中公式： 带入公式中 32 使用ADIsimPLL工具也可以计算出L的数值。
图35图中可见，L的值为500pH。
ADIsimPLL可以帮助您计算L的值和环路滤波器的取值，并模拟仿真结果，您可以从下面链接免费下载：/form_pages/ms/adisimpll.asp 33 3.5PLL的几个特殊应用 3.5.1分频–获得高精度时钟参考源在这种应用中，参考频率输入直接输入到反馈分频输入端，VCXO输出的反馈到参考输入端。
跟常规的锁相环应用，获得一个高频的信号不同，其目的是用来获得一个低频低噪声的时钟，其原理是利用了锁相环的窄带滤波作用。
3.5.2PLL，VCO闭环调制，短程无线发射芯片如ADF7020/5就是这种应用。
最大的传输速率可以达到250kbps。
其传输速率受到环路带宽的限制。
3.5.3PLL，VCO开环调制开环VCO调制应用受环路带宽的影响较小，可以达到更高的数据速率。
比如欧洲无绳电话系统DECT（theEuropeanCordlessTelephoneSystem），其载波的频率范围1.77GHz~1.90GHz，数据速率可以达到1.152Mbps。
其方框图如下。
图36开始，环路闭合，频率锁定到fOUT=N.fREF；环路打开，电荷泵高阻，开启调制的数据，通过高斯滤波器后形成对VCO的控制电压。
输出的频率为v*Kv；最后，突发数据完成后，环路重新回到闭环的状态下。
3.5.4解调3.5.5时钟净化----时钟抖动（jitter）更小利用锁相环的窄带滤波作用，可以滤除嘈杂时钟上的带外噪声，从而使得时钟抖动更小。
ADI提供基于锁相环的时钟分配产品。
AD9510/1/2。
34 3.5.6时钟恢复（ClockRecovery）在有线通信中，常常传送数据的同时，也传送一个时钟。
这样就需要一个额外的时钟线。
我们可以从传送的数据中用锁相环来恢复时钟，这样就降低了成本。
（基础：在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。
）ADI的时钟恢复产品有：ADN2804/7，ADN2811/2/3/4/5/6/7/9，ADN2865。
35 4参考资料 [1]AsktheApplicationsEngineer-30,AnalogDialog36-03(2002)[2]Phase-lockedLoopsforHighFrequencyReceiversandTransmitters,AnalogDialog33-3(1999)[3]ADIsimPLL.[4]Banerjee,Dean“PLLPerformance,SimulationandDesign”1998 36
AnalogDevicesInc.(ADI)中国技术支持中心专用，ADI可以随时修改本报告而不用通知任何使用本报告的人员。
如有任何问题请与china.support@联系。
------------------------------------------------------------------------------------------------------------ 目
录 1ADI公司锁相环产品概述........................................................................................................................3 2
PLL主要技术指标....................................................................................................................................6 2.1 相位噪声
....................................................................................................................................6 2.2 参考杂散
....................................................................................................................................7 2.3 锁定时间
....................................................................................................................................9 3
应用中常见问题......................................................................................................................................10 3.1 PLL
芯片接口相关问题..........................................................................................................10 3.1.1
参考晶振有哪些要求？我该如何选择参考源？...........................................................10 3.1.2请详细解释一下控制时序，电平及要求。
...................................................................11 3.1.3
控制多片PLL芯片时，串行控制线是否可以复用......................................................12 3.1.4请简要介绍一下环路滤波器参数的设置.......................................................................12 3.1.5
环路滤波器采用有源滤波器还是无源滤波器？...........................................................13 3.1.6PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？......................13 3.1.7如何设置电荷泵的极性？...............................................................................................14 3.1.8
锁定指示电路如何设计？...............................................................................................14 3.1.9
PLL对射频输入信号有什么要求？...............................................................................16 3.1.10
PLL芯片对电源的要求有哪些？..................................................................................16 3.1.11
内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？..............................16 3.2 PLL芯片性能相关问题..........................................................................................................18 3.2.1
锁相环输出的谐波..........................................................................................................18 3.2.2
锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？.......................18 3.2.3为何我测出的相位噪声性能低于ADIsimPLL仿真预期值?
.......................................19 3.2.4锁相环锁定时间取决于哪些因素？如何加速锁定？...................................................20 3.2.5为何我的锁相环在做高低温试验的时候，出现频率失锁？.......................................21 3.2.6非跳频（单频）应用中，最高的鉴相频率有什么限制？...........................................21 3.2.7频繁地开关锁相环芯片的电源会对锁相环有何影响？...............................................21 3.2.8在使用ADIsimPLL过程中发现有的芯片有1/f噪声指标，而有的没有，请问1/f噪 声指什么？......................................................................................................................................21 3.2.9
在使用ADF4150HV时，RF输出级可以通过硬件或软件进行使能或非使能选择。
为 了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为0A？此外，当RF输 出级非使能时，RF输出分频部分是否也同时被非使能了？.....................................................22 3.2.10使用ADF4350做宽频本振，输出不同频点测量功率不同，是否正常？.................22 3.2.11在小数N分频频率合成器中，什么是整数边界杂散？如何避免？..........................22 3.2.12使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这是为什么？.22 3.2.13使用ADF4107做本振，参考输入分别为10MHz正弦波和方波，发现使用方波时， 本振输出信噪比要比正弦波时好10dB左右，请问是怎么回事？............................................24 3.3 PLL的调试步骤......................................................................................................................25 3.3.1
使用ADF7012单片收发芯片，通过其中PLL模块，输入11.0592MHz，想要得到输 出162.2016MHz，但是正常配置并设计环路滤波器后没有输出？...........................................26 3.3.2使用ADF4350，硬件按照评估板电路搭建，软件参照参考代码及使用评估板软件生 成控制字，仍不能锁定，请问是为什么？...................................................................................26 3.3.3
使用ADF4158进行锯齿波扫频工作，但输出只有点频，并不扫频，请问可能是什
1 么原因？..........................................................................................................................................28 3.4 为您的设计选择合适的
PLL芯片.........................................................................................30 3.4.1
评价PLL频率合成器噪声性能的依据是什么？..........................................................30 3.4.2小数分频的锁相环杂散的分布规律是什么？...............................................................30 3.4.3
到底用小数分频好还是整数分频好？...........................................................................30 3.4.4
ADI提供的锁相环仿真工具ADIsimPLL支持哪些芯片，有什么优点？.................31 3.4.5使用ADF4350，但是数据手册中描述温度变化有可能导致失锁。
请问我的设计要应 用在温度变化比较大的环境下，是否适用？...............................................................................32 3.4.6ADF4360-7频率输出范围为300-1800MHz，请问1500-1800MHz频率范围， ADF4360-7该如何使用，L值该如何选取？...............................................................................32 3.5 PLL
的几个特殊应用..............................................................................................................34 3.5.1
分频–获得高精度时钟参考源.....................................................................................34 3.5.2
PLL，VCO闭环调制，短程无线发射芯片..................................................................34 3.5.3PLL，VCO开环调制......................................................................................................34 3.5.4
解调..................................................................................................................................34 3.5.5
时钟净化----时钟抖动（jitter）更小..............................................................................34 3.5.6
时钟恢复（ClockRecovery）.........................................................................................35 4
参考资料..................................................................................................................................................36
2 1
ADI公司锁相环产品概述 ADI是高性能模拟器件供应商，在锁相环领域已有十多的的设计经验。
到目前为止，ADI的ADF系列锁相环产品所能综合的频率可达8GHz，几乎能够涵盖目前所有无线通信系统的频段。
ADF系列PLL频率合成器不仅包括整数分频，小数分频VCO外置产品，还包括集成了VCO的产品，从而大大简化您的设计，降低系统成本。
整数分频PLL小数分频PLL单环PLL双环PLL集成VCO的PLL快速锁定PLL高电压电荷泵PLL
3 ADI公司已经发布产品 输出频率型号 (Min) AD809 10MHz ADF4001ADF4002ADF4002-EPADF4007ADF4106ADF4107ADF4108ADF4110ADF4111ADF4112ADF4113ADF4113HVADF4116ADF4117ADF4118ADF4150ADF4150HVADF4153ADF4154ADF4156ADF4157ADF4158ADF4193ADF4206ADF4207ADF4208ADF4210ADF4211ADF4212ADF4212LADF4213ADF4216ADF4217ADF4217L 10MHz 10MHz10MHz10MHz10MHz10MHz10MHz10MHz 输出频率(Max) 155.52MHz 120MHz 300MHz325MHz200MHz200MHz200MHz200MHz200MHz 参考输入频率(Max)(MHz) 19.44 1043003002403002502501041041041041501001001002502502502502503002603004040401151151151151154040110 射频输入频率(Max) 射频预分频器模值 供电电流 (mA) 9.72MHz 200MHz400MHz400MHz7.5GHz 6GHz7GHz8GHz550MHz1.2GHz3GHz4GHz4GHz550MHz1.2GHz3GHz4.4GHz4.4GHz4GHz4GHz6GHz6GHz6.1GHz3.5GHz550MHz1.1GHz2GHz1.2GHz2GHz2.7GHz2.4GHz3GHz1.2GHz2GHz3GHz 17 4.5
5 5 16/17,32/33,64/65,8/9 13 16/17,32/33,64/65,8/9 13 16/17,32/33,64/65,8/9 13 16/17,32/33,4/5,64/65,8/9 15 16/17,32/33,64/65,8/9 4.5 16/17,32/33,64/65,8/9 4.5 16/17,32/33,64/65,8/9 6.5 16/17,32/33,64/65,8/9 11 16/17,32/33,64/65,8/9 16.5 8/9 4.5 32/33 4.5 32/33 6.5 1,16,2,4,
8 40 1,16,2,4,
8 40 4/5,8/9 12 4/5,8/9 12 4/5,8/9 26 23 25 4/5,8/9 68 32/33,64/65 9.5 32/33,64/65 16.5 32/33,64/65 14 16/17,32/33,64/65,8/9 11.5 16/17,32/33,8/9 15 16/17,32/33,64/65,8/9 11.5 16/17,32/33,64/65,8/9 12 16/17,32/33,8/9 20 32/33,64/65 18 32/33,64/65 21 32/33,64/65
7 供电电压 4.5to5.5V 2.7to5.5V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V,3V2.7to3.3V,3V3.2to3.6V 5V5V5V2.7to5.5V2.7to5.5V2.7to5.5V2.7to5.5V2.7to5.5V3.0to3.6V3.0to3.6V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V2.7to3.3V5V5V5V5V5V5V2.7to5.5V5V5V5V5V
4 ADF4218 40 ADF4218L 110 ADF4219L 110 ADF4251 150 ADF4252 150 ADF4350 137.5
MHz4.4GHz 250 ADF4360-
0 2.4GHz2.725GHz 250 ADF4360-12.05GHz2.45GHz 250 ADF4360-21.85GHz2.15GHz 250 ADF4360-
3 1.6GHz 1.95GHz 250 ADF4360-41.45GHz1.75GHz 250 ADF4360-
5 1.2GHz 1.4GHz 250 ADF4360-61.05GHz1.25GHz 250 ADF4360-
7 350MHz 1.8GHz 250 ADF4360-
8 65MHz 400MHz 250 ADF4360-
9 1.1MHz 200MHz 250 2.5GHz3GHz3GHz3GHz3GHz 32/33,64/6532/33,64/6532/33,64/65 4/5,8/94/5,8/94/5,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/916/17,32/33,8/9 16/17,8/9 16/17,32/33,8/9 25.6 5V
7 5V
7 5V 13 3V 12 2.7to3.3V 27 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 35 3.0to3.6V 3.0to3.6V,3.335
V 35 3.0to3.6V 23 3.0to3.6V
5 2PLL主要技术指标 2.1相位噪声 对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通常定义1kHz频率偏移）1-Hz的带宽上的功率，单位为dBc/Hz@offsetfrequency。
锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO的贡献很小。
相位噪声的测量需要频谱分析仪。
注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响，并且频谱仪要具有MarkerNoise的功能，这样可以直接从频谱仪上得到MarkerNoise（PN）的值，如果没有MarkerNoise的功能，则需要通过Marker在指定偏移处测量噪声的值，然后再通过公式（MKRNoise=MKRValue-10logRBW）得出相噪值。
高端的频谱分析仪或相位噪声测试仪往往可以直接给出单边带相位噪声。
相位噪声是信号在频域的度量。
在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC应用中会严重恶化采样数据的信噪比，尤其是当ADC模拟前端信号的频率较高时，更是要求低抖动的时钟。
图1形象地描述了时钟抖动。
图1相位噪声和时钟抖动时钟抖动可以通过相位噪声积分得到，具体实现如下：计算从给定的起始频率偏移处到结束频率（通常定义为两倍输出频率）偏移处的相位噪声和
A，单位为dBc；对A进行取对数操作；求相位抖动均方值（rmsphasejitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。
图
2.时钟抖动与相位噪声和白噪声之间的关系
6 2.2参考杂散 锁相环中最常见的杂散信号就是参考杂散。
这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。
在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。
锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。
环路滤波器对其进行积分产生稳定的控制电压。
图3环路锁定时，PLL电荷泵电流输出波形 当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。
当鉴相频率较高时，由电荷泵的交替电流（源电流Isource和汇电流Isink）引起的杂散占主要地位。
二者频率的界定。
一般地，若电荷泵漏电流为1nA，电荷泵电流为1mA，电荷泵电流的失配在4%时，交界频率大约为100k~200kHz。
当电荷泵处于三态的时候（绝大部分时间是如此），电荷泵的漏电流是杂散的主要来源。
电荷泵漏电流经过环路滤波器形成控制电压，以调谐VCO，这样就相当于对VCO进行调频（FM），反映在VCO的输出，就会出现杂散信号。
电荷泵漏电流越大，鉴相频率越低，这种参考杂散越大。
在鉴相频率相等的条件下，电荷泵的漏电流与电荷泵电流的比值越大，由电荷泵漏电流引起的参考杂散会越大。
ADI的PLL产品漏电流大部分在1nA左右的水平上。
为了对电荷泵漏电流引起的杂散有个清楚地认识，这里给出一些仿真波形。
仿真条件如下：ADF4106，输出频率1GHz，鉴相频率25kHz，三阶无源滤波器，带宽2.5Hz，相位裕度45度，VCO模型为SirenzaVCO190-1000T。
参考晶振模型10MHz。
电荷泵漏电流1nA。
LeakageSpursat1.00GHz 0-10-20-30-40-50-60-70-80-90-100-110-120 -250-200-150-100-50050100150200250OffsetFrequency(kHz) 图4当环路滤波器变窄到1kHz后可以看到对这种杂散的衰减效果如下。
7 SpurLevel(dBc) SpurLevel(dBc) LeakageSpursat1.00GHz
0 -20 -40 -60 -80 -100 -120-250-200-150-100-50050100150200250OffsetFrequency(kHz) 图
5 当电荷泵工作时，电荷泵的交替脉冲电流是杂散的主要来源。
定义电荷泵源电流（Sourcecurrent）与 汇电流（Sinkcurrent）的失配程度。
()Mismatch%=Isource−Isink()Isource+Isink ×100%。
2 杂散增益的定义， ()SpurGain = 20•log Kφ •
Z s •KVCO f=fspur ss=j•2•π•fspur
8 2.3锁定时间 锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。
频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。
例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。
容许的频率误差分别为90Hz和180Hz。
PLL频率合成器必须在小于1.5个时隙（GSM的一个时隙是577us）内达到锁定。
锁定时间还需要另外一个指标来度量，即PLL频率合成器输出达到给定相位误差范围所用的时间。
图6是ADI提供的一种测量相位锁定的方法，该方法利用ADI的增益/相位联合检波器AD8302实现。
图
6.相位锁定时间测量的一种方法测量锁定时间的另一种方法是使用频谱仪，将频谱仪span调整为
0，即观察时域信号。
如从频率f1跳变到频率f2，将频谱仪频率调整到f2后将span设置为
0。
将扫描时间设置为与锁定时间相当的数量级，例如50us，100us等；并设置频谱仪Trigger为Video，门限可设置为-30dBm或-40dBm。
控制PLL输出从f1到f2跳变，这是可在频谱仪上观察到输出锁定的时域变化曲线。
9 3应用中常见问题 3.1PLL芯片接口相关问题 3.1.1参考晶振有哪些要求？我该如何选择参考源？ 波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求<2ppm。
这里给出几种参考的稳定性指标和相位噪声指标。
名称 频率范围（MHz）频率稳定度 相位噪声 价格 （ppm） dBc/Hz@10kHz 普通晶体振荡器SPXO 1~100 +/-10~+/-100 低 压控晶体振荡器 1~60 +/-1~+/-50 VCXO 温度补偿晶体振荡器 1-60 +/-0.1~+/-
5 TCXO 压控振荡器
VCO 宽 -110 恒温控制晶体振荡器 10~20 0.0005~0.01 -150,-120@10Hz 非常高 OCXO 频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，功率最小为-5dBm，这相当于转换速率（slewrate）为22.6V/us，峰峰值为360mV的正弦波。
具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转换速率SlewRate=dv/dt|max=2*pi*f*Vp。
那么我们来考察功率为-5dBm（50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为 SlewRate=dv/dt|max=2*pi*f*Vp=22.6V/us所以，只要REFIN功率满足要求，并且输入信号的转换速率高于22.6V/us，REFIN可以工作在低于20MHz的条件下。
具体实现是，一个转换时间为146ns的3.3VCMOS输入可以很容易的满足该项要求。
总的来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手册上给出的最低频率限制。
在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。
在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。
普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。
10 3.1.2请详细解释一下控制时序，电平及要求。
ADI的所有锁相环产品控制接口均为三线串行控制接口。
如图7所示。
要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。
图7PLL频率合成器的串行控制接口（3WireSerialInterface）控制接口由时钟CLOCK，数据DATA，加载使能LE构成。
加载使能LE的下降沿提供起始串行数据的同步。
串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。
注意到时序图中有两种LE的控制方法。
SPI控制接口为3V/3.3VCMOS电平。
另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。
特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。
图8控制信号的产生，可以用MCU，DSP，或者FPGA。
产生的时钟和数据一定要干净，过冲小。
当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。
如果毛刺无法避免，可以在数据线和时钟线 11 上并联一个10~47pF的电容，来吸收这些毛刺。
3.1.3控制多片PLL芯片时，串行控制线是否可以复用 一般地，控制PLL的信号包括：CE，LE，CLK，DATA。
CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。
多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。
3.1.4请简要介绍一下环路滤波器参数的设置 ADIsimPLLV3.3使应用工程师从繁杂的数学计算中解脱出来。
我们只要输入设置环路滤波器的几个关键参数，ADIsimPLL就可以自动计算出我们所需要的滤波器元器件的数值。
这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。
计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。
闭环增益的转折频率就是环路带宽。
相位噪声图上，该点对应于相位噪声曲线的转折频率。
如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
Phase(deg) Gain(dB) 6040200-20-40-60-80-100-120-140 1k Amplitude OpenLoopGainat1.00GHz Phase0 -20 -40 -60 -80 -100 -120 -140 -160 -180 10k 100k 1M 10M Frequency(Hz) Phase(deg)Gain(dB) 200-20-40-60-80-100-120-140 1k ClosedLoopGainat1.00GHz Amplitude Phase
0 -20 -40 -60 -80 -100 -120 -140 -160 -180 10k 100k 1M 10M Frequency
(Hz) PhaseNoise(dBc/Hz) -60-70-80-90-100-110-120-130-140-150-160 1k PhaseNoiseat1.00GHz TotalLoopFilterChipRefVCO 10k 100k 1M 10M Frequency(Hz) 12 图
9 3.1.5环路滤波器采用有源滤波器还是无源滤波器？ 有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比 采用无源滤波器的PLL输出差。
因此在设计中我们尽量选用无源滤波器。
其中三阶无源滤波器是最常 用的一种结构。
PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器 积分后的最大控制电压低于Vp或者接近Vp。
如果VCO/VCXO的控制电压在此范围之内，无源滤波 器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。
在对环路误 差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标： 低失调电压（LowOffsetVoltage）[通常小于500uV] 低偏流（LowBiasCurrent） [通常小于50pA] 如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2,AD797,AD820/2,AD8510/2,AD8605/6,AD8610/20,AD8651/2,OP162/262,OP184/284,OP249, OP27 3.1.6PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ 选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。
选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。
从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。
形成与VCO的输出阻抗匹配。
下图中ABC三点功率关系。
B，C点的功率比A点小6dB。
FromVCOA18R ToRFoutput 18R
B ToNDivider 18R
C 5050 图10 13 如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。
如果负载是75欧，那么匹配电路无需改动，ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。
图11ADF4360-7输出匹配电路3.1.7如何设置电荷泵的极性？在下列情况下，电荷泵的极性为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为负。
PLL分频应用，滤波器为无源型。
即参考信号直接RF反馈分频输入端，VCO反馈到参考输入的情况。
3.1.8锁定指示电路如何设计？PLL锁定指示分为模拟锁定指示和数字锁定指示两种 图12鉴相器和电荷泵原理图数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3
(5)次，那么PLL就会给出数字锁定指示。
14 Phase_Error=leakage_current×TPFDIcp 数字锁定指示的工作频率范围：通常为5kHz~50MHz。
在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。
在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。
所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。
图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
图13模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。
我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
71516AVddDVddVp 6FinA5FinB CP2 VSupplyV+FoutGnd ReferenceTCXO10 Rset5.10k ADF4106/ADF4107 8RefIn 10CE 13LE12Data11Clock MUXOUT14 1Rset Gnd9 GndGndGnd349 C14.99nF R1 R2 328 671 C267.9nF C32.23nF R201.00k C20250p R21160k LockDetectOut Ct47.0pF VCOVCO190-1000T LockDetectOutput 3.0 2.5 2.01.5 LDOutput(V) 1.0 NotesADF4106:
1.VpistheChargePumppowersupply2.Vp>=Vdd3.CEmustbeHIGHtooperate4.TSSOPpinoutsshown5.Consultmanufacturer'sdata sheetforfulldetails 500.0m 00 50100150200250300350400450500Time(us) 图14误锁定的一个条件：参考信号REFIN信号丢失。
当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。
解决方法是使用模拟锁定指示。
当VCXO代替VCO时，PLL常常失锁的原因。
15 以ADF4001为例说明。
VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。
这样VCXO需要的电流必须由PLL来提供。
PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。
在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差 =VCXO_current×TPFD=40uA×500ns=16ns Icp 1.25mA 16ns>15ns，所以，数字锁定指示为低电平。
解决方法
1，使用模拟锁定指示。
解决方法
2，使用更高的电荷泵电流来减小静态相位误差。
增大环路滤波器电容，使放电变缓。
3.1.9PLL对射频输入信号有什么要求？ 频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的SlewRate满足要求。
例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slewrate=314V/us。
如果您的输入信号频率低于500MHz，但功率满足要求，并且slewrate大于314V/us，那么ADF4106同样能够正常工作。
通常LVDS驱动器的转换速率可以很容易达到1000V/us。
SlewRate=dv/dt|max=2*pi*f*Vp=314V/us 3.1.10PLL芯片对电源的要求有哪些？ 要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。
具体实现如下： 在电源引脚出依次放置0.1uF，0.01uF，100pF的电容。
最大限度滤除电源线上的干扰。
大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。
下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。
不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
2.2uF0.1uF0.01uF1000pF100pf 图15另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。
3.1.11内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？VCO的中心频率由下列三个因素决定。
1.VCO的电容CVCO，
2.由芯片内部BondWires引入的电感 16 LBW，
3.外置电感LEXT。
即 fO=2π
1 CVCO×(LINT+LEXT) 其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO的输出中心频率。
VCO的控 制灵敏度在相应的数据手册上给出。
作为一个例子，图14和图15给出了ADF4360-7的集成VCO特 性。
图16.ADF4360-7VCO输出中心频率与外置电感的关系. 图17.ADF4360-7VCO的灵敏度与外置电感的关系电感的选取，最好选用高Q值的。
Coilcraft公司是不错的选择。
市面上常见的电感基本在1nH以上。
更小的电感可以用PCB导线制作。
这里给出一个计算PCB引线电感的简单公式，如图16所示。
图18导线电感的模型 17 3.2PLL芯片性能相关问题 3.2.1锁相环输出的谐波 一般地，锁相环的输出都会包含基波的谐波分量。
下图为ADF4360-7输出400MHz时的2nd，3rd和4th谐波分量，在芯片资料中一般都会给出这些指标。
因为与基波离得比较远，所以用一个低通滤波器就可以很好地滤除掉。
图19 3.2.2锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ 参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。
锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。
这四部分贡献项可以用公式来表示。
()G
2 1G
2 1 STOT= S2REF + SN2 •1+GH +SCP2 •
K 2•1+ GH + S2VCO •1+
2，GH d 图20锁相环相位噪声贡献项模型 18 对SREF2+SN2来说，系统闭环增益1+GGH为低通特性，所以在环路带宽内，参考输入的相位噪声和 N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪， 因为参考源并未变化）。
同样对SCP2来说，它对系统的相位噪声的影响也取决于系统的闭环增益
G，与前面第一项的不同之处是，它还受限于电荷泵的增益
K，所以在环路的带宽内，电荷泵 1+GH d 的相位噪声也很重要。
对S2项来说，它对系统的相位噪声的影响取决于
1，而1 VCO 1+GH1+GH 的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。
如下图所示。
绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。
红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。
粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。
黑色实线为合成的相位噪声输出。
NOISEREDUCTIONBYLOOP PLLNOISE TOTALNOISE VCONOISE REFNOISE LOGSCALE 图21减小相位噪声的措施：
（1）增大鉴相频率（N变小）
（2）缩小环路带宽（限制噪声）
（3）增大电荷泵电流（Kd）
（4）参考晶振选用更低噪声的产品。
如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振，电荷泵的电流，PLLCorePowerLevel。
3.2.3为何我测出的相位噪声性能低于ADIsimPLL仿真预期值?
目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。
新推出的PLL该性能可能会更低。
他们能够综合出低相噪的频率。
然而要真正实现低相噪的频率，需要考虑很多的因素。
ADIsimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的： PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
19 环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是：PLL或者VCO的电源直接来源于三端稳压器件。
如果对指标要求不是很严格，这样的条件下也 许能够正常工作，但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。
PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
电源退耦不够。
电路设计匹配不好，尤其是射频输入口。
电路板布局布线问题。
锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？ 来源
（1）PLL本身引入的杂散。
以鉴相频率为间隔的杂散，这时锁相环中最常见的杂散信号。
来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。
小数分频锁相环的固有杂散。
（2）外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，手机，附近功率放大器。
参考晶体（晶振）串扰。
措施，
（1）良好的电源退耦
（2）良好的布局布线
（3）环路滤波器的阶数更高，带宽更窄。
（4）提高鉴相频率，使得参考杂散落在环路带宽以外。
（5）本振源板加屏蔽壳以屏蔽外界串扰 3.2.4锁相环锁定时间取决于哪些因素？如何加速锁定？ 定性分析：设初始频率f1，终止频率f2，频率跳变量fjump=f1−f2，频率锁定误差容限ftol，环路 带宽BW。
锁定时间LT。
环路带宽直接决定了锁定时间。
环路带宽越大，锁定时间越短，反之，锁定时间越长。
频率跳变的大小决定锁定时间。
频率跳变越大，锁定时间越长，反之，越短。
但是应该指出，如果频 率跳变量和频率误差按等比例变化，那么锁定时间相等。
最佳锁定时间
LT需要45~48度的相位裕度。
所定时间的经验公式： LT ≈ 400 •1−log ftol （s） BW 10fjump 加速环路锁定的方法：
（1）增大环路带宽。
环路带宽与锁定时间是一对矛盾。
设计工程师需要对其作出折衷选择。
增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。
如果增大环路带宽到大于鉴相频 率的五分之
一，环路可能变得不稳定，并导致彻底失锁。
（2）增大鉴相频率。
鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤 20 波器的充放电，到达预定的控制电压，有效减小锁定时间。
需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。
（3）采用两个锁相环，乒乓式工作。
两个频率之间采用高速开关进行切换。
（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。
（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（DielectricAbsorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。
（6）避免控制电压工作在地和电荷泵电压Vp附近。
相应于输出频率的控制电压最好在Vp/2附近。
3.2.5为何我的锁相环在做高低温试验的时候，出现频率失锁？ 高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。
先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40~+85度。
3.2.6非跳频（单频）应用中，最高的鉴相频率有什么限制？ 如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。
数据手册都提供 了最高鉴相频率的值，另外，只要寄存器中
B>
A，并且B>
2，就可能是环路锁定。
通常最高频率的限制是： F=VcoOutputFrequency PFD P2−
P 这里P为预分频计数器的数值。
ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴 相频率上。
3.2.7频繁地开关锁相环芯片的电源会对锁相环有何影响？ 不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。
如果产品要求如此，则可使用芯片资料中提到的“CEpinmethod”来对芯片进行上电和下电。
3.2.8在使用ADIsimPLL过程中发现有的芯片有1/f噪声指标，而有的没有，请问1/f噪声指什么？ 有些PLL芯片，例如ADF4002，常用很高的鉴相频率，使用中发现在相位噪声中会有附加的额外成分，这就是1/f噪声。
因此，在ADIsimPLL中，将1/f噪声成分加入了小数N分频和一些高性能的整数N分频锁相环芯片中。
1/f噪声由电荷泵产生，但作为特色地仅见于当鉴相频率大于10MHz的应用中。
21 3.2.9在使用ADF4150HV时，RF输出级可以通过硬件或软件进行使能或非使能选择。
为了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为0A？此外，当RF输出级非使能时，RF输出分频部分是否也同时被非使能了？ 当将输出级关闭时，这部分的电流消耗为0A。
但是当PDBrf管脚浮空，CE置低时，这部分的电流消耗为10uA。
PDBrf管脚通常是置高的。
当输出级被非使能时，输出分频部分仍然正常工作，因为分频部分通过对Multiplexer/FeedbackSelectBit编程用来锁定环路的。
无论通过硬件管脚设置还是通过设置寄存器4的DB5设置，将输出级非使能，这部分的电流消耗均为0A。
3.2.10使用ADF4350做宽频本振，输出不同频点测量功率不同，是否正常？由于输出幅频特性，造成输出功率不同是正常的。
但不同频率输出功率不用相差过大，且与输出功率设定值不应相差过大，建议您可以参考数据手册中的OUTPUTMATCHING章节，先通过LC网络，不同输出频点处搭建不同输出窄带匹配网络，检验各频点输出功率是否正常，再换为电阻宽带匹配网络进行测量。
3.2.11在小数N分频频率合成器中，什么是整数边界杂散？如何避免？小数杂散的一个产生机制是RFVCO频率与基准参考频率的交互作用。
当这些频率不是整数关系时（小数N分频频率合成器的点），杂散边带将以一定的偏移频率出现在VCO输出频谱上，该偏移频率一般为整数倍数的参考频率和VCO频率之间的拍频或差频相对应。
这些杂散由环路滤波器予以衰减，在靠近基准频率整数倍数的通道上表现的更为明显；对于这些通道，差频率可能位于环路滤波器带宽以内，“整数边界噪声”的名称由此而来。
因此，小数N分频频率器应尽量合理选择MOD值和鉴相频率，使输出频率避免为1/MOD和（MOD-1）/MOD频率点。
3.2.12使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这是为什么？问题具体描述如下：使用ADF4350产生3.45GHz本振信号，输入时钟是10MHz，参考时钟使用10MHz信号源和温补晶振时杂散和相噪正常，当参考输入是GPS信号时输出杂散和相噪很大， 22 温补晶振：图22 信号源：图23 GPS信号：图24请问是什么问题？从您的波形图看，晶振和信号源均为交流耦合输入。
而GPS为直流耦合输入。
建议您在参考输入端加一个耦合电容，将输入变为交流耦合形式。
您可以按照数据手册中给出参考输 23 入电路图进行设计。
图253.2.13使用ADF4107做本振，参考输入分别为10MHz正弦波和方波，发现使用方波时，本振输出 信噪比要比正弦波时好10dB左右，请问是怎么回事？请先确定参考输入正弦波和方波的信噪比差别。
另外，参考输入对输入频率，输入幅度以及压摆率（SlewRate）均有要求，在参考输出入相同频率和幅度情况下，方波压摆率要大于正弦波压摆率，因此，通常也建议参考输入使用方波，而不是正弦波。
24 3.3PLL的调试步骤 A您能控制PLL芯片了么？，R分频和N分频配置好了么？检查方法，PowerDown观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。
时序要正确。
控制电平要兼容。
这一步是基础。
SPI口可以用MCU，DSP，或者FPGA提供。
B您的晶振输出功率有多大？VCO的输出功率有多大？功率要满足输入灵敏度的要求。
参考计数器和反馈计数器不会错误工作。
C您的PFD鉴相极性是正还是负？具体设置详见鉴相器极性设置。
（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负） D您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？确保VCO的控制电压在预期的范围之内。
E您的PLL环路带宽和相位裕度有多大？为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。
45度的相位裕度，可以确保环路是稳定的。
对于有输入而没有输出；输出为宽频范围内扫频；输出为稳定单一频率，但输出频率不是想要的输出频率。
上面这三种常被问到的问题是锁相环仍处于失锁状态下的现象。
对于处于失锁状态下锁相环电路的调试，可从硬件和软件两方面着手。
硬件方面，应该先测量锁相环芯片供电电压是否正常，如果是外部独立VCO，还应检查VCO供电电压是否正常。
参考输入部分，可在锁相环REFin管脚使用示波器测量输入波形，确保参考输入信号正常进入REFin管脚，并应注意满足数据手册中REFin对输入频率（InputFrequency）和输入幅度（InputSensitivity）的要求，一般参考输入除了对输入幅度有要求外，还对压摆率有要求，因此参考输入最好使用方波而不是正弦波。
还应注意参考输入的方式，一般为交流耦合输入。
在VCO输入，环路滤波器输出端口，可用示波器测量压控电压是否正常。
对于锁相环芯片MUXOUT管脚可以帮助检测芯片状态，其中比较常用的是DLD（DigitalLockDetect），RCounterOutput，NCounterOutput。
DLD当锁定时应为高电平。
RCounterOutput和NCounterOutput用示波器测量应为方波脉冲，脉冲频率应为鉴相频率。
环路滤波器可以使用ADIsimPLL软件，输入相关参数可以帮助用户设计出基本外围电路，使用方便，可以从ADI官方网站免费下载。
软件方面，需要注意的是寄存器写入顺序往往是要求的，需要参考数据手册中INITIALIZATIONSEQUENCY章节。
可以通过示波器检测写入时隙，与数据手册中进行对比检查。
最后要检查的是寄存器设置值，评估板的软件往往可以在不连接评估板硬件的情况下独立使用，因此可以通过评估板软件帮助计算寄存器控制字。
但有一点需要注意，在评估板软件给出寄存器控制字后，建议将此控制字与实际设计对比检查一下。
也可参考ADI关于锁相环芯片相关参考代码。
相关代码可以从ADI网站下载，或联系ADI客服中心进行索取。
25 3.3.1使用ADF7012单片收发芯片，通过其中PLL模块，输入11.0592MHz，想要得到输出162.2016MHz，但是正常配置并设计环路滤波器后没有输出？ 除前面讲述的调试步骤外，还有一点需要注意。
ADF7012内部VCO后有一个编程可控分频器。
见下图： 图26原图请详见数据手册中，第16页Figure35。
AnoutputdividerisaprogrammabledividerfollowingtheVCOinthePLLloop.ItisusefulwhenusingtheADF7012togeneratefrequenciesof<500MHz.当ADF7012输出频率小于500MHz时，要用到此分频器。
Forfrequenciesbetween130MHzand270MHz,itismendedtooperatetheVCOatfourtimesthedesiredoutputfrequencyandusethedivide-by-4option.频率130MHz到270MHz，一般用4分频。
分频控制字为： 此段控制字在R分频器的寄存器中设置。
具体请见数据手册中第16页-第24页。
这部分是常被忽略的，请您参考一下是否写了此分频器的分频字段。
3.3.2使用ADF4350，硬件按照评估板电路搭建，软件参照参考代码及使用评估板软件生成控制字，仍不能锁定，请问是为什么？ 问题具体描述：使用ADF4350做宽带频率综合器，输出频率范围为174-240MHz，环路滤波器使用ADIsimPLL辅助设计产生，寄存器控制字使用ADF4350评估板软件辅助设计，输出不锁定，请见下频谱仪测量截图和寄存器写入值。
26 图27图28 寄存器写入值为：Reg_0=0x03FE0010;Reg_1=0x08008039;Reg_2=0x1A04D742;Reg_3=0x000004B3;Reg_4=0x00C0E03C;Reg_5=0x00400005; 图29 27 请问是什么原因导致锁相环不锁定？ADF4350评估板软件可以在不连接评估板硬件的情况下独立使用，这样方便用户进行寄存器控制字设计。
但是需要用户在软件给出控制字后与实际设置进行对比。
根据您的应用和寄存器控制字，您将寄存器2（REG2）的DB8写为“0”。
而数据手册中描述如下：SettingDB8to1enablesinteger–Ndigitallockdetect,whentheFRACpartofthedivideris0;settingDB8to0enablesfractional–Ndigitallockdetect.根据您的设计，以及寄存器0（REG0）的写入字，小数部分分频是使用的，因此此比特应为“0”。
相应地，寄存器2（REG2）的DB7应为“1”。
您可以参考数据手册中第18页和第19页关于寄存器2（REG2）功能描述。
3.3.3使用ADF4158进行锯齿波扫频工作，但输出只有点频，并不扫频，请问可能是什么原因？可能是以下一些问题造成的输出为点频，而不是扫频。
首先请注意Register0的DB31设置，置1为RampON。
还有就是Register3的【DB11：DB10】，这两个比特是Ramp模式的选择。
Ramp共有4种基本模式。
分别是SingleRampBurst，SingleSawtoothBurst，SawtoothRamp和TriangularRamp模式。
图30 图31 图32 28 图33如果选成SingleRampBurst模式的话，在频谱上只有一次变化从f1到f2，在频谱仪可能会看到固定在f2上的频率；如果选成SingleSawtoothBurst模式的话，在频谱上f1变化到f2，再回到f1，在频谱仪可能会看到固定于f1上的频率。
29 3.4为您的设计选择合适的PLL芯片 3.4.1评价PLL频率合成器噪声性能的依据是什么？ PLL频率合成器的噪声基底（PhaseNoiseFigureofMerit）（PNSYNTH）是一个重要依据。
该指标是将 鉴相频率，反馈分频系数归一化后的相位噪声指标。
PLL频率合成器输出的相位噪声PNTOTAL与鉴相频率FPFD以及反馈分频系数N之间的关系是 PNTOTAL=PNSYNTH+20logN+10logFPFD 改写该方程， PNSYNTH=PNTOTAL−20logN−10logFPFD 我们可以从噪声基底得出期望输出频率的带内相位噪声。
另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。
ADF4xxx系列PLL产品的漏电流典型值为1nA。
3.4.2小数分频的锁相环杂散的分布规律是什么？小数分频的锁相环由于应用在工作的鉴相频率较高，所以其参考杂散也会分布到偏离载波很远的位置上，环路滤波器可以进行有效抑制。
所以在实际使用中，这种参考杂散可以不予考虑。
但是由于反馈 中引入了小数，特定的小数部分也会引起相应的杂散。
其分布规律如下。
设小数部分的分母为DEN：
（1）一阶分数杂散。
最大的杂散为分子为1或者DEN−
1，其次，第二大杂散为Floor(DEN/2) 和DEN−Floor(DEN/2)，再次，第三杂散的分子为Floor(DEN/3)和 DEN−Floor(DEN/3)…，注意，如果DEN/M正好为整数，那么分子为DEN/M和 DEN−DEN/M处的杂散为
0。
（2）二阶分数杂散。
最大杂散分布在分子为2和DEN−2处。
（3）高（k）阶分数杂散。
最大杂散分布在分子为k和DEN−k处。
注：这里Floor是去小数取整的意思。
k阶杂散分布在偏离中心频率k•fPFD处。
DEN 3.4.3到底用小数分频好还是整数分频好？从相噪性能上看，小数分频锁相环可以工作在较高的鉴相频率，分频系数N小，在较小信道间隔的应用中，与整数分频的锁相环相比，可以获得较好的带内相位噪声。
这时，小数分频的锁相环是首选。
但是如果是单频或者信道间隔很大（>几百kHz）的应用，小数分频的这种低相噪优势并不明显。
整数分频的锁相环同样可以达到高鉴相频率，低相噪的目的，甚至会超过小数分频的锁相环。
另外也需要考虑由于采用了杂散补偿电路，所以该电路会增加环内的相位噪声。
从杂散性能上看，在较小的信道间隔（<10kHz）上，小数分频锁相环远远好于整数分频锁相环，原因 30 是，较小的鉴相频率条件下，由电荷泵漏电流引起的杂散较大。
在较大的信道间隔（>1MHz）上，小
数分频的锁相环的杂散性能也会比整数分频的锁相环好。
在中等的信道间隔（10kHz，1MHz）上，二者表现出差不多的杂散性能。
一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。
小数分频的锁相环需要良好的频率规划，以避开大的杂散出现。
所以使用起来，难度较大。
整数分频的锁相环就没有这种限制，容易使用。
从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。
小数分频锁相环因为需要额外的杂散补偿，需要更大的功耗。
小数分频锁相环相比整数分频，价格较高。
3.4.4ADI提供的锁相环仿真工具ADIsimPLL支持哪些芯片，有什么优点？ADIsimPLL目前的版本为3.3。
支持所有ADFxxx系列的锁相环产品，包括独立的PLL频率合成器和短程无线收发模块ADF70xx系列产品以及ADRF系列集成PLL的混频器和调制、解调器芯片。
还没有提供DDS和PLL混合产品（如AD9956，AD9858）的模型。
优点：ADIsimPLL大大简化了锁相环设计，这要输入给定条件下的参数（参考输入频率，鉴相频率，输出频率，VCO控制灵敏度，环路带宽，相位裕度，锁定指示方式，环路滤波器的类型等），ADIsimPLL就可以方便的计算出环路滤波器的参数值。
设计工程师只需要选择最接近的电阻电容就可以轻松完成设计。
ADIsimPLL可以给出输出的相位噪声曲线以及锁相环路各个组成部分的相位噪声曲线。
只要所设置的模型接近实际的元器件参数，就能保证总的合成相位噪声与实际测试值相吻合。
ADIsimPLL提供计算
P，A，
B，R计数器的值，以方便寄存器的配置。
ADIsimPLL可以提供设计工程师所设计的低通环路滤波器的开环和闭环幅频，相频响应。
确保设计的系统具有足够的相位裕度，使得系统稳定。
在ADIsimPLLV3.0中，菜单选项中的Tools-ChipProgramming选项中，可以看到
R，A，B的值。
图34 31 3.4.5使用ADF4350，但是数据手册中描述温度变化有可能导致失锁。
请问我的设计要应用在温度 变化比较大的环境下，是否适用？问题具体描述：ADF4350数据手册中描述如下：Infixedfrequencyapplications,theADF4350VTUNEmayvarywithambienttemperatureswitchingfromhottocold.Inextremecases,thedriftcausesVTUNEtodroptoaverylowlevel(<0.25V)andcancauselossoflock.ThisesanissueonlyatfundamentalVCOfrequencieslessthan2.95GHzandatambienttemperaturesbelow0°
C.Incasessuchasthese,iftheambienttemperaturedecreasesbelow0°C,thefrequencyneedstobereprogrammed(R0updated)toavoidVTUNEdroppingtoalevelcloseto0V.ReprogrammingthepartchoosesamoresuitableVCOband,andthusavoidsthelowVTUNEissue.Anyfurthertemperaturedropsofmorethan20°C(below0°C)alsorequirefurtherreprogramming.Anyincreasesintheambienttemperaturedonotrequirereprogramming.我的设计要工作在低于0°C温度下，是否可以使用ADF4350，对于失锁有没有什么办法处理？当ADF4350的VCO工作于2.2-2.95GHz时，VTUNE会在周围温度降到0度以下时发生漂移，导致失锁。
但是对于跳频等应用，由于需要重新编程过程，因此不会影响使用。
因此，以下几种情况下，可以使用ADF4350，不会出现因温度过低变化而导致失锁的情况：
1，频率不断变化的应用
2，VCO工作频段不在2.2-2.95GHz的应用（需要注意，例如1.25GHz，为2.5GHz/2得到，因此 也属于此频段）
3，外部温度不低于0度，低于0度可以进行重新编程的应用。
因此可以看到，数据手册中描述的在低温度下工作导致失锁的情况仅出现在一些特殊的应用中，在大部分应用中，这都不会造成问题。
另外，如果用户要工作在低温度环境，且输出2.2-2.95GHz固定频率的应用中，可以通过LD管脚对锁定检测特性，使LD管脚对MCU进行触发控制，失锁时触发MCU重新对R分频器进行编程，保证锁相环锁定。
3.4.6ADF4360-7频率输出范围为300-1800MHz，请问1500-1800MHz频率范围，ADF4360-7该如 何使用，L值该如何选取？问题具体描述：ADF4360-7频率输出范围为300-1800MHz，但是数据手册上CHOOSETHECORRECTINDUCTANCEVALUE章节中图24频率范围只画到1500MHz，请问1500-1800MHz频率范围，ADF4360-7该如何使用，L值该如何选取？对于高于1500MHz频率的电感选择，您可以通过公式或软件两种方法来计算。
例如，工作于1700MHz。
根据数据手册中公式： 带入公式中 32 使用ADIsimPLL工具也可以计算出L的数值。
图35图中可见，L的值为500pH。
ADIsimPLL可以帮助您计算L的值和环路滤波器的取值，并模拟仿真结果，您可以从下面链接免费下载：/form_pages/ms/adisimpll.asp 33 3.5PLL的几个特殊应用 3.5.1分频–获得高精度时钟参考源在这种应用中，参考频率输入直接输入到反馈分频输入端，VCXO输出的反馈到参考输入端。
跟常规的锁相环应用，获得一个高频的信号不同，其目的是用来获得一个低频低噪声的时钟，其原理是利用了锁相环的窄带滤波作用。
3.5.2PLL，VCO闭环调制，短程无线发射芯片如ADF7020/5就是这种应用。
最大的传输速率可以达到250kbps。
其传输速率受到环路带宽的限制。
3.5.3PLL，VCO开环调制开环VCO调制应用受环路带宽的影响较小，可以达到更高的数据速率。
比如欧洲无绳电话系统DECT（theEuropeanCordlessTelephoneSystem），其载波的频率范围1.77GHz~1.90GHz，数据速率可以达到1.152Mbps。
其方框图如下。
图36开始，环路闭合，频率锁定到fOUT=N.fREF；环路打开，电荷泵高阻，开启调制的数据，通过高斯滤波器后形成对VCO的控制电压。
输出的频率为v*Kv；最后，突发数据完成后，环路重新回到闭环的状态下。
3.5.4解调3.5.5时钟净化----时钟抖动（jitter）更小利用锁相环的窄带滤波作用，可以滤除嘈杂时钟上的带外噪声，从而使得时钟抖动更小。
ADI提供基于锁相环的时钟分配产品。
AD9510/1/2。
34 3.5.6时钟恢复（ClockRecovery）在有线通信中，常常传送数据的同时，也传送一个时钟。
这样就需要一个额外的时钟线。
我们可以从传送的数据中用锁相环来恢复时钟，这样就降低了成本。
（基础：在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。
）ADI的时钟恢复产品有：ADN2804/7，ADN2811/2/3/4/5/6/7/9，ADN2865。
35 4参考资料 [1]AsktheApplicationsEngineer-30,AnalogDialog36-03(2002)[2]Phase-lockedLoopsforHighFrequencyReceiversandTransmitters,AnalogDialog33-3(1999)[3]ADIsimPLL.[4]Banerjee,Dean“PLLPerformance,SimulationandDesign”1998 36
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